[實用新型]一種抗干擾的時鐘和數據恢復集成電路設計

有效

• 申請號: 201520542222.6
• 申請日: 2015-07-24
• 公開（公告）號: CN204790677U
• 公開（公告）日: 2015-11-18
• 發明（設計）人: 李朋;尹超;滕達;于治樓
• 申請（專利權）人: 浪潮集團有限公司
• 主分類號: G06F1/06
• 分類號: G06F1/06
• 代理公司: 濟南信達專利事務所有限公司 37100
• 代理人: 姜明

1.一種抗干擾的時鐘和數據恢復集成電路設計，包括CDR電路模塊，所述CDR電路模塊用于恢復時鐘和數據；

其特征在于，還包括一級緩存模塊、二級緩存模塊、組合邏輯電路模塊、第三上升沿觸發D觸發器；所述一級緩存模塊用于利用時鐘的上升沿和下降沿對數據進行一級緩存，包括第一上升沿觸發D觸發器、第一下降沿觸發D觸發器；所述二級緩存模塊用于利用時鐘的上升沿和下降沿對一級緩存的數據進行二級緩存，包括第二上升沿觸發D觸發器、第二下降沿觸發D觸發器；所述組合邏輯電路模塊用于對一級緩存的數據和二級緩存的數據進行邏輯操作，并消除邏輯操作的數據引入的正脈沖毛刺或者負脈沖毛刺，包括第一或門、第二或門、第二級邏輯門；所述第三上升沿觸發D觸發器用于由時鐘的上升沿采樣輸出恢復數據；

其中，所述第一上升沿觸發D觸發器的一個輸入端接入時鐘，另一個輸入端接入數據，輸出端分別與所述第二上升沿觸發D觸發器的一個輸入端和所述第一或門的一個輸入端連接；所述第二上升沿觸發D觸發器的另一個輸入端接入時鐘，輸出端與所述第一或門的另一個輸入端連接；所述第一或門的輸出端與所述第二級邏輯門的一個輸入端連接；所述第一下降沿觸發D觸發器的一個輸入端接入時鐘，另一個輸入端接入數據，輸出端分別與所述第二下降沿觸發D觸發器的一個輸入端和所述第二或門的一個輸入端連接；所述第二下降沿觸發D觸發器的另一個輸入端接入時鐘，輸出端與所述第二或門的另一個輸入端連接；所述第二或門的輸出端與所述第二級邏輯門的另一個輸入端連接；所述第二級邏輯門的輸出端與所述第三上升沿觸發D觸發器的一個輸入端連接；所述第三上升沿觸發D觸發器的另一個輸入端接入時鐘，輸出端輸出恢復數據。

2.根據權利要求1所述的一種抗干擾的時鐘和數據恢復集成電路設計，其特征在于，所述第二級邏輯門為或門或者與門，所述或門用于消除邏輯操作的數據引入的負脈沖毛刺，所述與門用于消除邏輯操作的數據引入的正脈沖毛刺。

3.根據權利要求1所述的一種抗干擾的時鐘和數據恢復集成電路設計，其特征在于，還包括時鐘判決模塊，所述時鐘判決模塊用于對時鐘進行二分頻，包括D觸發器；

其中，所述D觸發器的輸入端接入時鐘，輸出端輸出恢復時鐘。