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[實用新型]一種半導體器件有效

專利信息
申請號: 201520473397.6 申請日: 2015-07-04
公開(公告)號: CN204706565U 公開(公告)日: 2015-10-14
發明(設計)人: 謝將相 申請(專利權)人: 謝將相
主分類號: H01L27/092 分類號: H01L27/092
代理公司: 暫無信息 代理人: 暫無信息
地址: 100084 北京市海淀區*** 國省代碼: 北京;11
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摘要:
搜索關鍵詞: 一種 半導體器件
【說明書】:

技術領域

實用新型涉及一種半導體器件及其制造方法,特別是涉及一種包含NMOS和PMOS的集成半導體器件的制造方法。

背景技術

在集成電路(IC)領域,應力工程在半導體器件制備工藝和半導體器件性能方面起著非常重要的作用,尤其是隨著集成電路相關制造工藝的發展以及芯片尺寸按比例縮小的趨勢,這一作用越來越明顯。在90nm以下,甚至是22nm以下的CMOS集成電路工藝中,人們已經采用了多種方法向溝道施加壓力從而增強載流子遷移率,提高器件性能。不同種類的應力對器件中的載流子(電子和空穴)遷移率有著不同的影響。對于NMOS器件來說,在溝道區溝道方向上施加張應力,就會對溝道中電子遷移率有很大的提高;而對于PMOS器件來說,在溝道區溝道方向上施加壓應力,就會對溝道中空穴遷移率有很大的提高。另外,在90nm以下,甚至是22nm以下的CMOS集成電路工藝中,源漏接觸電阻在整個器件的電阻中也占據了相當大的比例,嚴重制約了器件性能的提高。為了減小源漏接觸電阻,通常采用的方法是在源漏區上外延生長形成源漏提升區,或者在接觸區形成金屬硅化物。

這樣,要在上述應用了應力工程的CMOS集成半導體器件中采用源漏提升區來改善接觸電阻,不僅要在PMOS的源漏區選擇性外延SiGe或SiGe:C,而且要在NMOS的源漏區選擇性外延Si或Si:C。這種NMOS、PMOS都外延源漏提升區的制造方法通常是利用掩模,先形成第一掩模將NMOS器件覆蓋,只在PMOS的源漏區進行蝕刻形成源漏溝槽并在該溝槽中選擇性外延生長SiGe或SiGe:C形成第一源漏提升區;隨后去除第一掩模再形成第二掩模將PMOS器件覆蓋,只在NMOS的源漏區進行蝕刻形成源漏溝槽并在該溝槽中選擇性外延生長Si或Si:C形成第二源漏提升區。這種制造方法需要兩次掩模分別蝕刻、外延,其中尤其是分別兩次的源漏溝槽的蝕刻工藝復雜、成本高、耗時長且容易帶來可靠性問題。

實用新型內容

鑒于此,本實用新型的目的在于提供一種提高器件性能和降低工藝成本兼顧的半導體器件的制造方法。本實用新型的制造方法工藝簡單、成本低,同時又提高了電路中NMOS和PMOS器件的載流子遷移率,降低了源漏接觸電阻在整個器件電阻中所占的比例。

為此,本實用新型提供了一種包含NMOS器件和PMOS器件的半導體器件的制造方法,包括以下步驟。

在單晶硅襯底中形成淺溝槽,定義出由所述淺溝槽包圍的NMOS區域和PMOS區域。

向溝槽中填充二氧化硅,分別形成包圍NMOS區域的淺溝槽隔離STI?1和包圍PMOS區域的PMOS淺溝槽隔離STI?2。

向PMOS淺溝槽隔離STI?2的二氧化硅進行摻雜處理,形成具有張應力的PMOS淺溝槽隔離,該PMOS淺溝槽隔離中的張應力轉移到溝道中,相當于給溝道施加了壓應力,能起到增強PMOS器件溝道中空穴載流子遷移率的作用。

在襯底上NMOS區域、PMOS區域和包圍NMOS區域的淺溝槽隔離STI?1上柵極堆疊結構,該柵極堆疊結構包括柵極絕緣層和柵極。該步驟的巧妙之處是基于不增加工藝步驟,在形成器件區的柵極堆疊結構的同時保留包圍NMOS區域的淺溝槽隔離STI?1上的柵極堆疊結構,即同時在STI?1上形成附加的柵極堆疊結構,由于該附加的空置柵極堆疊結構會產生向淺溝槽STI?1中二氧化硅填充物的壓應力,而該壓應力傳遞至NMOS器件的溝道中,則變成溝道區的張應力,相當于給溝道施加了張應力,能起到增強NMOS器件溝道中電子載流子遷移率的作用。

在NMOS區域、PMOS區域的柵極堆疊結構周圍形成柵極側墻;選擇性刻蝕PMOS區域襯底,在柵極側墻兩側形成PMOS源漏溝槽;該PMOS源漏溝槽溝槽的深度優選小于包圍PMOS區域的PMOS淺溝槽隔離STI?2的深度。

在PMOS源漏溝槽中形成SiGe或SiGe:C的第一源漏提升區。該SiGe或SiGe:C的第一源漏提升區可以有效降低PMOS區域的源漏接觸電阻,此外還可以向PMOS溝道區施加壓應力,增大空穴載流子遷移率。

選擇性在襯底上NMOS區域和PMOS區域形成Si或Si:C蓋層,同時作為NMOS區域的第二源漏提升區。該Si或Si:C的第二源漏提升區可以有效降低NMOS區域的源漏接觸電阻,此外還可以向NMOS溝道區施加張應力,增大電子載流子遷移率。

其中,所述硅襯底還可以是單晶鍺、應變硅、絕緣體上硅、鍺硅絕緣體上鍺、或者化合物半導體。

其中,摻雜的是銻,摻雜的方法是離子注入,且注入的能量范圍是50千電子伏特到200千電子伏特。

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