[發明專利]一種基于圖形化絕緣體上硅襯底的CMOS器件結構及制備方法

在審

• 申請號: 201511018014.7
• 申請日: 2015-12-29
• 公開（公告）號: CN105428358A
• 公開（公告）日: 2016-03-23
• 發明（設計）人: 俞文杰;劉強;劉暢;文嬌;王翼澤;王曦
• 申請（專利權）人: 中國科學院上海微系統與信息技術研究所
• 主分類號: H01L27/04
• 分類號: H01L27/04;H01L27/088;H01L21/8238
• 代理公司: 上海光華專利事務所 31219
• 代理人: 羅泳文

技術領域

本發明屬于半導體制造領域，特別是涉及一種基于圖形化絕緣體上硅襯底的CMOS器件結構及制備方法。

背景技術

SOI(Silicon-On-Insulator，絕緣襯底上的硅)技術是在頂層硅和背襯底之間引入了一層埋氧化層。通過在絕緣體上形成半導體薄膜，SOI材料具有了體硅所無法比擬的優點：可以實現集成電路中元器件的介質隔離，徹底消除了體硅CMOS電路中的寄生閂鎖效應；采用這種材料制成的集成電路還具有寄生電容小、集成密度高、速度快、工藝簡單、短溝道效應小及特別適用于低壓低功耗電路等優勢，因此，SOI逐漸成為了深亞微米的低壓、低功耗集成電路的主流技術。

開始采用SOI材料做基板時，芯片制造商在生產過程中仍然能夠繼續使用傳統的制造工藝和設備。事實證明，SOI完全能夠滿足主流MOSFET(金屬氧化物半導體場效應晶體管)的性能需求。對CMOS(互補金屬氧化物半導體)器件的性能改善、漏電流減小以及功耗減少等都會產生極大的促進作用，特別適合于低電壓器件結構等。

除了CMOS器件，SOI還可用來制造技術領先的微電子機械系統(MEMS)，MEMS可用于傳感器以及微光電技術電路等。此外，也可以利用SOI增強BiCMOS、功率器件和高壓器件的性能，另外還能夠改善在高溫環境或者曝光在電離輻射環境下的集成電路的性能。

SOI晶圓制造的芯片由數百萬含晶體管的絕緣區組成，每個絕緣區都與其它絕緣區和其下的體型襯底硅基板互相隔離。這一特點極大地簡化了電路的設計：由于晶體管之間是互相隔離的，設計師無需為了實現反偏結點的電氣絕緣而設計復雜的電路方案。同時絕緣層也會保護頂層和體硅襯底基板上寄生的活動硅層。SOI的這兩個優點，使得設計師們能夠研發出更加緊湊的超大規模集成電路(VLSI)芯片。

同時，集成電路制造商利用SOI還能夠生產出在待機和操作模式下功耗更低的CMOS電路。由于此結構中絕緣層把活動硅膜層與體型襯底硅基板分隔開來，因此大面積的p-n結將被介電隔離(dielectricisolation)取代。源極和漏極(drainregions)向下延伸至氧化埋層(buriedoxideBOX)，有效減少了漏電流和結電容。其結果必然是大幅度提高了芯片的運行速度，拓寬了器件工作的溫度范圍。SOI器件還具有極小的結面積，因此具有良好的抗軟失效、瞬時輻照和單粒子(α粒子)翻轉能力。

相對于體硅材料器件來說，SOI的寄生電容、源漏耦合、抗輻照等相關性能都有顯著的提高，然而由于一般的SOI器件的有源區頂層硅與絕緣層接觸，對器件造成了以下影響：

第一，源漏與襯底之間存在一定的寄生電容，影響器件速度；

第二，源漏之間通過底層BOX耦合，在較小尺寸的器件中易產生短溝道效應；

第三，溝道下方絕緣層中的缺陷會對溝道載流子造成散射，影響載流子的遷移率；

第四，高能粒子入射后，將在BOX絕緣層中激發電子-空穴對，影響器件的抗輻照性能。基于以上所述，提供一種具有較高可靠性的SOI襯底上的CMOS器件結構實屬必要。

發明內容

鑒于以上所述現有技術的缺點，本發明的目的在于提供一種基于圖形化絕緣體上硅襯底的CMOS器件結構及制備方法，用于進一步提高傳統SOI襯底上制作CMOS器件的可靠性。

為實現上述目的及其他相關目的，本發明提供一種基于圖形化絕緣體上硅襯底的CMOS器件結構的制備方法，包括步驟：步驟1)，制作圖形化絕緣體上硅襯底，所述圖形化絕緣體上硅襯底包括底層硅、絕緣層以及頂層硅，且所述絕緣層對應于制備晶體管溝道的位置形成有凹槽，所述凹槽與底層硅之間保留有部分的絕緣層；步驟2)，于所述圖形化絕緣體上硅襯底上制作CMOS器件，且所述CMOS器件的溝道制作于與所述凹槽對應的頂層硅中。