[發明專利]一種半導體器件制造方法及由該方法制得的半導體器件

在審

• 申請號: 201510978986.4
• 申請日: 2015-12-23
• 公開（公告）號: CN105529272A
• 公開（公告）日: 2016-04-27
• 發明（設計）人: 孫曉儒;陳虞平;王熹偉;劉海波;胡興正
• 申請（專利權）人: 福建省福芯電子科技有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/06;H01L29/78
• 代理公司: 福州市景弘專利代理事務所(普通合伙) 35219
• 代理人: 林祥翔;呂元輝

技術領域

本發明涉及半導體器件制造領域，尤其涉及一種半導體器件制造方法及 由該方法制得的半導體器件。

背景技術

傳統結構的VDMOS(垂直雙擴散金屬-氧化物半導體場效應晶體管)，隨 著擊穿電壓的提高，因為外延層摻雜濃度較低而且厚度也比較大，導致導通 電阻將會很大，這就是通常所說的“SiLimit”。對高壓器件，為了減小導通電 阻或突破SiLimit，現在主流的技術是采用超結技術。目前超結技術有兩種 發展路徑，一種是在N+襯底上通過多次的N型外延生長和P型注入，來形成 超結，但工藝成本較高。另一種是N+襯底上生長一定厚度的N型外延層，在 這個外延層上刻蝕30-50um的溝槽，然后在溝槽里填充一定摻雜的P型外延 層來形成超結。因為這個溝槽深度往往在30-50um之間，要使填充的P型外 延層沒有缺陷，工藝要求非常嚴格，對器件的可靠性也將是一個挑戰。

發明內容

本發明要解決的技術問題，在于提供一種半導體器件制造方法及由該方 法制得的半導體器件，解決現有超結半導體工藝復雜的問題。

本發明是這樣實現的：一種半導體器件制造方法，包括如下步驟：

在N型襯底上生長一層N型外延層；

在N型外延層上生長一層本征外延層；

在本征外延層上注入N型雜質；

在本征外延層的預定位置上注入P型雜質；

重復上述第二到第四步驟；

進行熱退火；

在上述預定位置上注入P型阱。

進一步地，所述N型外延層的電阻率為5～20Ω.cm。

進一步地，步驟“在本征外延層的預定位置上注入P型雜質”包括：

在本征外延層上用光刻膠作為阻擋層進行預定位置的P型雜質注入。

以及本發明還提供一種由上述的一種半導體器件制造方法制得的半導體 器件。

本發明具有如下優點：與傳統的VDMOS結構相比較，其正向導通電阻 比較低，因其外延電阻率較低，且P/N平衡區域承擔了部分電壓；同時其單 位面積的電流導通能力增強，拓寬了其應用領域。與超結結構VDMOS相比 較，降低了工藝難度及成本，同時性能上未見明顯減弱，其性價比更高。

附圖說明

圖1為傳統的VDMOS的截面掃描結構示意圖；

圖2為超結VDMOS的截面掃描結構示意圖；

圖3a為本發明半導體器件的一中間狀態的截面結構示意圖；

圖3b為本發明半導體器件的一中間狀態的截面結構示意圖；

圖3c為本發明半導體器件的一中間狀態的截面結構示意圖；

圖3d為本發明半導體器件的一中間狀態的截面結構示意圖；

圖3e為本發明半導體器件的一中間狀態的截面結構示意圖；

圖3f為本發明半導體器件的一中間狀態的截面結構示意圖；

圖3g為本發明半導體器件的形成VDMOS的截面結構示意圖；

圖4為本發明半超結VDMOS的截面掃描結構示意圖。

附圖標記說明：

①、N+襯底層，

②、N-外延層，

③-⑤、本征外延層，

⑥、P型阱。

具體實施方式

為詳細說明本發明的技術內容、構造特征、所實現目的及效果，以下結 合實施方式并配合附圖詳予說明。

請參閱圖1、圖2、圖3a-圖3g以及圖4，本發明提供一種半導體器件制 造方法，包括如下步驟：如圖3a所示，第一步首先在N型襯底①上生長一層 N型外延層②，即在N型襯底①上堆疊一層N型外延層②。第二步在N型外 延層上生長一層本征外延層③，如圖3b所示，即在N型外延層上堆疊一層本 征外延層③。第三步在本征外延層上注入N型雜質，如圖3c所示。第四步在 本征外延層的預定位置上注入P型雜質，這個預定位置就是要形成P柱的位 置。而后重復上述第二到第四步驟。可以重復多次，如圖3e，重復3次，則 形成③-⑤3層的本征外延層，形成一個柱狀的P型雜質區。而后進行熱退火； 以及在上述預定位置上注入P型阱⑥，如圖3f所示。