[發明專利]半導體堆疊封裝方法

有效

• 申請號: 201510947251.5
• 申請日: 2015-12-16
• 公開（公告）號: CN105428251A
• 公開（公告）日: 2016-03-23
• 發明（設計）人: 丁萬春
• 申請（專利權）人: 南通富士通微電子股份有限公司
• 主分類號: H01L21/48
• 分類號: H01L21/48;H01L21/50;H01L21/56;H01L21/60
• 代理公司: 北京志霖恒遠知識產權代理事務所(普通合伙) 11435
• 代理人: 孟阿妮;郭棟梁

技術領域

本發明涉及半導體制造技術方法領域，尤其是半導體堆疊封裝方法。

背景技術

現有半導體堆疊封裝技術中，常用錫球作為疊層的連接載體。錫球尺寸一般比較大，這樣要求的間距也會大一些，以常規尺寸250微米錫球為例，間距通常需要350微米以上。這樣在點陣密集時候，必須擴大封裝體尺寸來滿足要求。

發明內容

鑒于現有技術中的上述缺陷或不足，本發明提供了一種半導體堆疊封裝方法。

本發明提供一種半導體堆疊封裝方法，包括：

在基板上表面形成金屬柱凸點，所述金屬柱凸點的上表面高于待裝載的第一芯片的上表面；

將所述第一芯片倒裝于所述基板的上表面；

在所述基板上表面形成第一塑封層，所述第一塑封層露出所述金屬柱凸點的頂部；

將第二芯片的功能區連接至所述金屬柱凸點；

在所述第一塑封層的上表面形成第二塑封層，所述第二塑封層包覆所述第二芯片；

在所述基板的下表面形成焊球或者可焊接膜層。

相比于現有技術，本發明的有益效果為：

本發明提供的一種半導體堆疊封裝方法，通過在基板上形成金屬柱凸點實現互聯，解除了現有封裝技術中錫球互聯的體積等限制問題，能夠實現窄間距、高密度、大電流、低導通電阻等性能優勢；在基板上形成金屬柱凸點，能夠簡化封裝工藝，減少回流次數，降低由于回流造成的基板漲縮等工藝風險；可以整條基板制作，提高生產效率，降低生產成本。

附圖說明

通過閱讀參照以下附圖所作的對非限制性實施例所作的詳細描述，本申請的其它特征、目的和優點將會變得更明顯：

圖1為本發明提供的半導體堆疊封裝方法的流程示意圖；

圖2-圖9為本發明提供的半導體堆疊封裝方法的過程示意圖。

具體實施方式

下面結合附圖和實施例對本申請作進一步的詳細說明。可以理解的是，此處所描述的具體實施例僅僅用于解釋相關發明，而非對該發明的限定。另外還需要說明的是，為了便于描述，附圖中僅示出了與發明相關的部分。

需要說明的是，在不沖突的情況下，本申請中的實施例及實施例中的特征可以相互組合。下面將參考附圖并結合實施例來詳細說明本申請。

參照圖1，本發明提供了一種半導體堆疊封裝方法，包括步驟：

S1：在基板上表面形成金屬柱凸點，金屬柱凸點的上表面高于待裝載的第一芯片的上表面；

S2：將第一芯片倒裝于基板上表面；

S3：在基板上表面形成第一塑封層，第一塑封層露出金屬柱凸點的頂部；

S4：將第二芯片的功能區連接至金屬柱凸點；

S5：在第一塑封層的上表面形成第二塑封層，第二塑封層包覆第二芯片；

S6：在基板的下表面形成焊球或者可焊接膜層。

實施步驟S1，如圖2所示，在基板1的上表面形成金屬柱凸點2,本申請中金屬柱凸點的高度根據后續待裝載的第一芯片的厚度而定。在基板的上表面形成金屬柱凸點之前，先在基板的上表面布線以及形成焊盤，整條基板上形成多個圖形，每個圖形所在的區域分別對應形成半導體堆疊封裝。在后續的封裝中，基板上表面連接第一芯片；金屬柱凸點位于每個圖形邊緣的焊盤上，代替現有技術中的錫球以連接后續待裝載的第二芯片。

接著實施步驟S2，如圖3所示，將第一芯片3倒裝于基板1的上表面，金屬柱凸點2的上表面高于第一芯片3的上表面。

作為一種可選的實施方式，如圖2-圖3所示，本申請中金屬柱凸點2包括第一金屬柱21以及設置于第一金屬柱21上表面的第二金屬柱22。

可選的，第一金屬柱21的高度大于第二金屬柱22的高度，且第一金屬柱21的上表面不低于第一芯片3的上表面，這樣的設置確保通過金屬柱凸點連接第二芯片時，實現窄間距、高密度封裝的同時能夠有效地保證封裝結構的物理穩定性。當然，在實際封裝中，在保證整個封裝的穩定性以及電氣連接性能基礎上，第一金屬柱的上表面若稍微低于第一芯片的上表面的方式也可以實施。

進一步地，第一金屬柱21的橫截面不小于第二金屬柱22的橫截面。

進一步地，第二金屬柱22的上表面為平面，即金屬柱凸點2為平頭凸點，用以避免接下來的模塑底部填充時塑封料流入，而影響金屬柱凸點后續封裝的焊接性能。

一般，凸點材料為具有高導電和高熔點的金屬材料，如銅、錫。優選地，本申請中第一金屬柱21優選為銅柱或者銅合金柱，第二金屬柱22為錫柱或錫合金柱。