[發明專利]用以改善在處理器中重新執行加載的裝置與方法

有效

• 申請號: 201510926735.1
• 申請日: 2015-12-14
• 公開（公告）號: CN105573718B
• 公開（公告）日: 2019-02-12
• 發明（設計）人: 吉拉德.M.卡爾;柯林.艾迪;G.葛蘭.亨利
• 申請（專利權）人: 上海兆芯集成電路有限公司
• 主分類號: G06F9/38
• 分類號: G06F9/38
• 代理公司: 北京市柳沈律師事務所 11105
• 代理人: 王珊珊

用以改善在處理器中重新執行加載的裝置與方法。一裝置包括第一保留站和第二保留站。第一保留站用以派送第一加載微指令，且若第一加載微指令是指示從多個規定的資源的其中一個而非從內核上的高速緩存上提取操作數的規定的加載微指令，在保留總線進行檢測和指示，其中規定的加載微指令包括根據x86特定總線周期的執行所產生的加載指令。第二保留站耦接至保留總線，且在第一加載微指令派送的第一數量的時鐘周期后，派送和第一加載微指令相依的一或多個新微指令以進行執行，且若在保留總線上指示了，第一加載微指令是規定的加載微指令，緩存新微指令的派送，直到第一加載微指令取得操作數。

技術領域

本發明主要涉及一微電子領域的技術，特別涉及改善在一亂序(out-of-order)處理器中重新執行加載的一節能機制。

背景技術

機體裝置技術在過去四十年迅速地發展。尤其在微處理器的發展，從4位、單一指令、10微米裝置開始，隨著半導體生產技術的進步，使得設計者能夠設計出在架構和密度越來越復雜的裝置。在80和90年代所謂的管線(流水線)微處理器(pipelinemicroprocessor)和超標量處理器(superscalar)，發展成可在單一芯片上包含百萬顆晶體管。20年后的現今，64位、32-納米裝置已被量產，其在單一芯片上具有十億顆晶體管，且包含多個微處理器內核(microprocessor core)來處理數據。

除了指令并行應用在現今的多內核處理器(multi-core processor)，亂序執行(out-of-order execution)機制也被廣泛的使用。根據亂序執行規則，指令以隊列的方式儲存在保留站(reservation station)以供執行單元來執行，且只有因為是舊指令(olderinstruction)的執行，而在等候操作數(operand)的那些指令，才會被攔截到保留站，沒有在等候操作數的指令則會直接被派送去執行。接下來，執行的結果會被依適當的順序以隊列的方式排列并放回寄存器。傳統上在處理器階段(processor stage)，會被稱為收回狀態(retire state)。因此，指令并未依照原先程序的順序來執行。

因為除了在閑置的狀態，執行單元可用以當舊的指令在等候其操作數時，執行新的指令(younger instruction)，因此亂序執行改善了龐大流量的問題。如同本領域技術人員所了解的，指令不會總是成功地執行，因此當給定的指令無法成功地執行時，那個指令和其它新的指令就必須被重新執行。因為目前的機制，處理器會停止目前的執行，退回機器狀態(machine state)至無法成功執行指令之前的時間點，且重新執行未成功執行的指令和在未成功執行的指令被派送前已派送或未派送的所有新的指令，因此這樣的概念被稱為“重新執行(replay)”。

然而，重新執行是一異常情況(exceptional case)，且重新執行的性能影響通常是可忽略的。然而，緩存在保留站直到獲得其操作數的緩存指令的性能影響則很大，微處理器的設計者已發展了加速技術，以允許當在執行前，有很高的可能性可取得指令的操作數時，特定的指令會先被派送。不僅特定的指令會被派送，運行的機制可適當地及時提供這些指令所需的操作數。

在這應用中提出了一種加速技術，在此加速技術中，在其執行會導致從高速緩存查詢操作數的加載指令被派送后，需要被假設有很高的機率存在內核上的高速緩存的操作數的新的指令，會根據規定的數量的時鐘周期被派送。因此，當加載指令被派送時，多個在等待操作數的新指令會被安置在各自的保留站中，直到所規定的數量的時鐘周期結束，然后新指令會被派送，以進行具有高確定性的執行，也就是新指令將可取得其所需的操作數。