[發(fā)明專利]一種SRAM自跟蹤復(fù)制位線電路

有效

• 申請?zhí)枺?/td>: 201510898475.1
• 申請日: 2015-12-04
• 公開（公告）號(hào): CN105336361B
• 公開（公告）日: 2018-07-27
• 發(fā)明（設(shè)計(jì)）人: 吳秀龍;藺智挺;彭春雨;徐晨杰;高珊;李正平;譚守標(biāo);陳軍寧
• 申請（專利權(quán)）人: 安徽大學(xué)
• 主分類號(hào): G11C11/413
• 分類號(hào): G11C11/413
• 代理公司: 北京凱特來知識(shí)產(chǎn)權(quán)代理有限公司 11260
• 代理人: 鄭立明;鄭哲

本發(fā)明公開了一種SRAM自跟蹤復(fù)制位線電路，該電路能夠利用正在進(jìn)行讀操作存儲(chǔ)單元附近的一列未工作在保持狀態(tài)的存儲(chǔ)單元作為復(fù)制位線對讀狀態(tài)進(jìn)行跟蹤，從而可以精確的模擬SRAM讀操作時(shí)位線的放電過程，進(jìn)而產(chǎn)生具有較小偏差的靈敏放大器使能信號(hào)，有效降低讀錯(cuò)誤率，特別適用于有較大工藝波動(dòng)的先進(jìn)制造工藝和擁有較大規(guī)模SRAM存儲(chǔ)陣列的電路中。

技術(shù)領(lǐng)域

本發(fā)明涉及集成電路(IC)設(shè)計(jì)領(lǐng)域，尤其涉及一種SRAM自跟蹤復(fù)制位線電路。

背景技術(shù)

隨著科技的發(fā)展，對高速低功耗集成電路的需求與日俱增。通過降低電源電壓被普遍用于低功耗集成電路的設(shè)計(jì)。然而，工藝偏差隨著電源電壓的下降而惡化，這將使電路性能顯著下降。同時(shí)集成電路制造工藝的提升使制造更小尺寸的器件成為可能，然而研究表明在同一片芯片上晶體管閾值電壓的偏差與其最小尺寸成反比。在SRAM(靜態(tài)隨機(jī)存儲(chǔ)器)設(shè)計(jì)中采用能夠減小靈敏放大器控制時(shí)序信號(hào)偏差的技術(shù)能夠減少位放電時(shí)間，提高SRAM讀數(shù)據(jù)速度，降低動(dòng)態(tài)功耗，同時(shí)也能降低讀失效率。因此在低電壓下降低SRAM中靈敏放大器控制時(shí)序信號(hào)的工藝偏差具有很重要的意義。

為了在降低電源電壓節(jié)省功耗的前提下降低工藝偏差提高工藝容忍能力，現(xiàn)有技術(shù)中主要包括以下幾種方案：

1)如圖1中所示的為傳統(tǒng)復(fù)制位線技術(shù)電路結(jié)構(gòu)，由B.S.Amrutur和M.A.Horowitz提出，現(xiàn)在廣泛的運(yùn)用在SRAM設(shè)計(jì)中以替代原始的反相器鏈結(jié)構(gòu)產(chǎn)生靈敏放大器使能信號(hào)。傳統(tǒng)復(fù)制位線電路由冗余單元DC以及復(fù)制單元RC組成；其中DC和RC的總數(shù)與存儲(chǔ)陣列中任意一列位線的單元數(shù)相同用來模擬位線電容；當(dāng)傳統(tǒng)復(fù)制位線電壓下降到一定值時(shí)，通過反轉(zhuǎn)反向器輸出靈敏放大器使能信號(hào)SAE，開啟靈敏放大器，實(shí)現(xiàn)對靈敏放大器時(shí)序延時(shí)的控制。這種復(fù)制位線技術(shù)相比于原始反相器鏈產(chǎn)生的SAE在低電壓工作下具有更小的偏差。但是隨著工藝的進(jìn)步這種傳統(tǒng)的位線復(fù)制技術(shù)已無法很好的改善低電壓下的時(shí)序偏差問題，當(dāng)電源電壓降低時(shí)，工藝偏差會(huì)變得很大，會(huì)使SRAM芯片的性能大幅下降。

2)如圖2中所示的為多級(jí)復(fù)制位線技術(shù)電路結(jié)構(gòu)，該技術(shù)在傳統(tǒng)復(fù)制位線的基礎(chǔ)上將位線平均分割成M級(jí)，通過反相器將每一級(jí)串聯(lián)在一起，最后一級(jí)反相器輸出SAE信號(hào)。其中每一級(jí)復(fù)制位線的復(fù)制單元RC相等且與傳統(tǒng)復(fù)制單元RC數(shù)目一致。因此，每一級(jí)復(fù)制位線的放電延遲時(shí)間和放電時(shí)序工藝偏差是傳統(tǒng)放電延遲時(shí)間和工藝偏差的1/M。根據(jù)統(tǒng)計(jì)學(xué)原理，被分割后的M級(jí)復(fù)制位線疊加之后總的放電延遲與傳統(tǒng)復(fù)制位線電路的放電延遲相等，但疊加之后總的工藝偏差卻只為傳統(tǒng)復(fù)制位線的但是隨著M的增大，反相器帶來的門延遲和量化誤差將不可忽略。

3)如圖3中所示的為雙復(fù)制位線技術(shù)電路結(jié)構(gòu)，該雙復(fù)制位線技術(shù)電路結(jié)構(gòu)充分利用了傳統(tǒng)復(fù)制位線的兩條位線，使用新型雙端放電的復(fù)制單元RC，在保持和傳統(tǒng)復(fù)制位線電路面積不變的基礎(chǔ)上，可以將工藝偏差降低為傳統(tǒng)復(fù)制位線的但是，該方案無法準(zhǔn)確模擬SRAM讀操作時(shí)位線的放電過程，導(dǎo)致產(chǎn)生的靈敏放大器使能信號(hào)偏高，從而增大了讀錯(cuò)誤率。

發(fā)明內(nèi)容

本發(fā)明的目的是提供一種SRAM自跟蹤復(fù)制位線電路，能夠在SRAM讀操作的單元附近進(jìn)行讀跟蹤并產(chǎn)生具有較小的偏差的靈敏放大器使能信號(hào)，有效降低讀錯(cuò)誤率。

本發(fā)明的目的是通過以下技術(shù)方案實(shí)現(xiàn)的：

一種SRAM自跟蹤復(fù)制位線電路，包括：若干組包含依次連接了本地控制信號(hào)產(chǎn)生模塊、靈敏放大器以及SRAM基本單元的存儲(chǔ)陣列，且組與組之間的存儲(chǔ)陣列并聯(lián)連接；

其中，每一SRAM基本單元的存儲(chǔ)陣列均平均分成依次排列的A、B、C、D四列存儲(chǔ)單元組；將字線譯碼地址信號(hào)的后兩位作為本地譯碼信號(hào)，選擇A、B、C、D中的一列進(jìn)行讀寫操作，其他未被選中的三列存儲(chǔ)單元組工作在保持狀態(tài)；從三列處于保持狀態(tài)的存儲(chǔ)單元組中選擇與正在進(jìn)行讀操作的存儲(chǔ)單元相隔一列的存儲(chǔ)單元組作為復(fù)制位線，用來產(chǎn)生靈敏放大器的使能信號(hào)。