[發明專利]一種SRAM自跟蹤復制位線電路

有效

• 申請號: 201510898475.1
• 申請日: 2015-12-04
• 公開（公告）號: CN105336361B
• 公開（公告）日: 2018-07-27
• 發明（設計）人: 吳秀龍;藺智挺;彭春雨;徐晨杰;高珊;李正平;譚守標;陳軍寧
• 申請（專利權）人: 安徽大學
• 主分類號: G11C11/413
• 分類號: G11C11/413
• 代理公司: 北京凱特來知識產權代理有限公司 11260
• 代理人: 鄭立明;鄭哲

1.一種SRAM自跟蹤復制位線電路，其特征在于，包括：若干組包含依次連接了本地控制信號產生模塊、靈敏放大器以及SRAM基本單元的存儲陣列，且組與組之間的存儲陣列并聯連接；

其中，每一SRAM基本單元的存儲陣列均平均分成依次排列的A、B、C、D四列存儲單元組；將字線譯碼地址信號的后兩位作為本地譯碼信號，選擇A、B、C、D中的一列進行讀寫操作，其他未被選中的三列存儲單元組工作在保持狀態；從三列處于保持狀態的存儲單元組中選擇與正在進行讀操作的存儲單元相隔一列的存儲單元組作為復制位線，用來產生靈敏放大器的使能信號。

2.根據權利要求1所述的SRAM自跟蹤復制位線電路，其特征在于，所述SRAM基本單元為能夠克服半選問題的8管SRAM基本單元；所述組與組之間的存儲陣列并聯連接后組成2^M×2^Nbit的SRAM存儲陣列；

該SRAM存儲陣列的全局字線地址信號A[M+N-1:N+1]譯碼后產生全局字線信號WL，全局字線信號WL和每一SRAM基本單元中的本地譯碼地址信號A[N+1:N-1]合作產生本地字線信號，之后本地字線信號與位線譯碼地址信號A[N-1:0]譯碼結果共同作用，確定進行讀寫操作的存儲單元組。

3.根據權利要求2所述的SRAM自跟蹤復制位線電路，其特征在于，每一存儲陣列包括：

4列存儲單元組A、B、C、D；4個靈敏放大器使能信號產生模塊RC0、RC1、RC2、RC3；一個本地控制信號產生模塊CSG0；2個2輸入或非門NOR0與NOR1；1個2輸入與非門NAND0；一個靈敏放大器；其中：

RC0的復制位線BL接A列存儲單元的復制位線BL；RC0的復制位線BLB接A列存儲單元的復制位線BLB；RC0的讀寫控制信號W/R端接全局讀寫控制信號W/R端；RC0的CS端口接CSG0的CS_C端口；A列所有存儲單元的CS端接CSG0的CS_A；RC0輸出靈敏放大器使能信號SAE_C；

RC1的復制位線BL接B列存儲單元的復制位線BL；RC1的復制位線BLB接B列存儲單元的復制位線BLB；RC1的讀寫控制信號W/R端接全局讀寫控制信號W/R端；RC1的CS端口接CSG0的CS_D端口；B列所有存儲單元的CS端接CSG0的CS_B；RC1輸出靈敏放大器使能信號SAE_D；

RC2的復制位線BL接C列存儲單元的復制位線BL；RC2的復制位線BLB接C列存儲單元的復制位線BLB；RC2的讀寫控制信號W/R端接全局讀寫控制信號W/R端；RC2的CS端口接CSG0的CS_A端口；C列所有存儲單元的CS端接CSG0的CS_D；RC2輸出靈敏放大器使能信號SAE_A；

RC3的復制位線BL接D列存儲單元的復制位線BL；RC3的復制位線BLB接D列存儲單元的復制位線BLB；RC3的讀寫控制信號W/R端接全局讀寫控制信號W/R端；RC3的CS端口接CSG0的CS_B端口；D列所有存儲單元的CS端接CSG0的CS_B；RC3輸出靈敏放大器使能信號SAE_B；

靈敏放大器使能信號SAE_A與SAE_B接NOR1，靈敏放大器使能信號SAE_C與SAE_D接NOR0；NOR1與NOR0經NAND0端接輸出端SAE；輸出端SAE接靈敏放大器。