[發明專利]降低饋通電壓的GOA電路

在審

• 申請號: 201510890334.5
• 申請日: 2015-12-04
• 公開（公告）號: CN105469754A
• 公開（公告）日: 2016-04-06
• 發明（設計）人: 龔強
• 申請（專利權）人: 武漢華星光電技術有限公司
• 主分類號: G09G3/36
• 分類號: G09G3/36;G02F1/1345
• 代理公司: 深圳市德力知識產權代理事務所 44265
• 代理人: 林才桂

1.一種降低饋通電壓的GOA電路，其特征在于，包括級聯的多個GOA單元，每一級GOA單元均包括：正反向掃描控制單元(100)、上拉輸出單元(200)、第一節點下拉單元(300)、下拉輸出單元(400)、及第三薄膜晶體管(T3)；

設n為正整數，除第一級與最后一級GOA單元以外，在第n級GOA單元中：

所述正反向掃描控制單元(100)包括：第一薄膜晶體管(T1)，所述第一薄膜晶體管(T1)的柵極電性連接于正向掃描控制信號(U2D)，源極電性連接于上一級第n-1級GOA單元的輸出端(G(n-1))，漏極電性連接于第三薄膜晶體管(T3)的源極；以及第二薄膜晶體管(T2)，所述第二薄膜晶體管(T2)的柵極電性連接于反向掃描控制信號(D2U)，源極電性連接于下一級第n+1級GOA單元的輸出端(G(n+1))，漏極電性連接于第三薄膜晶體管(T3)的源極；

所述第三薄膜晶體管(T3)的柵極電性連接于第M條時鐘信號(CK(M))，源極電性連接于第一薄膜晶體管(T1)的漏極與第二薄膜晶體管(T2)的漏極，漏極電性連接于第四薄膜晶體管(T4)的柵極；

所述上拉輸出單元(200)包括：第九薄膜晶體管(T9)，所述第九薄膜晶體管(T9)的柵極電性連接于第一節點(Q(n))，源極電性連接于第M+1條時鐘信號(CK(M+1))，漏極電性連接于輸出端(G(n))；以及第一電容(C1)，所述第一電容(C1)的一端電性連接于第一節點(Q(n))，另一端電性連接于輸出端(G(n))；

所述下拉輸出單元(400)包括：第四薄膜晶體管(T4)，所述第四薄膜晶體管(T4)的柵極電性連接于第三薄膜晶體管(T3)的漏極，漏極電性連接于第二節點(P(n))，源極電性連接于第M條時鐘信號(CK(M))；第五薄膜晶體管(T5)，所述第五薄膜晶體管(T5)的柵極電性連接于第M條時鐘信號(CK(M))，漏極電性連接于第二節點(P(n))，源極電性連接于恒壓高電位(VGH)；第十薄膜晶體管(T10)，所述第十薄膜晶體管(T10)的柵極電性連接于第二節點(P(n))，漏極電性連接于輸出端(G(n))，源極電性連接于恒壓低電位(VGL)；第十一薄膜晶體管(T11)，所述第十一薄膜晶體管(T11)的柵極電性連接于輸出控制信號(CKF)，漏極電性連接于輸出端(G(n))，源極電性連接于第一電阻(R1)的一端；第一電阻(R1)，所述第一電阻(R1)的另一端電性連接于恒壓低電位(VGL)；以及第二電容(C2)，所述第二電容(C2)的一端電性連接于第二節點(P(n))，另一端電性連接于恒壓低電位(VGL)；

所述第一節點下拉單元(300)包括：第六薄膜晶體管(T6)，所述第六薄膜晶體管(T6)的柵極電性連接于第二節點(P(n))，源極電性連接于第七薄膜晶體管(T7)的漏極，漏極電性連接于恒壓低電位(VGL)；第七薄膜晶體管(T7)，所述第七薄膜晶體管(T7)的柵極電性連接于第M+1條時鐘信號(CK(M+1))，源極電性連接于第三薄膜晶體管(T3)的漏極，漏極電性連接于第六薄膜晶體管(T6)的源極；以及第八薄膜晶體管(T8)，所述第八薄膜晶體管(T8)的柵極電性連接于恒壓高電位(VGH)，源極電性連接于第三薄膜晶體管(T3)的漏極，漏極電性連接于第一節點(Q(n))；

所述輸出控制信號(CKF)為脈沖信號，其周期是時鐘信號周期的1/2；

所述輸出端(G(n))輸出的信號波形具有兩個下降沿。

2.如權利要求1所述的降低饋通電壓的GOA電路，其特征在于，在第一級GOA單元中，所述第一薄膜晶體管(T1)的源極電性連接于電路起始信號(STV)。

3.如權利要求1所述的降低饋通電壓的GOA電路，其特征在于，在最后一級GOA單元中，所述第二薄膜晶體管(T2)的源極電性連接于電路起始信號(STV)。

4.如權利要求1所述的降低饋通電壓的GOA電路，其特征在于，當正向掃描控制信號(U2D)提供高電位，反向掃描控制信號(D2U)提供低電位時，所述GOA電路進行正向掃描；當正向掃描控制信號(U2D)提供低電位，反向掃描控制信號(D2U)提供高電位時，所述GOA電路進行反向掃描。