[發(fā)明專利]一種可重構(gòu)的處理器架構(gòu)及其重構(gòu)方法

有效

• 申請?zhí)枺?/td>: 201510868187.1
• 申請日: 2015-11-27
• 公開（公告）號: CN105512088B
• 公開（公告）日: 2018-08-10
• 發(fā)明（設(shè)計）人: 劉小明;洪一;馬強;黃光紅;王媛;劉谷;李巖;萬曉佳
• 申請（專利權(quán)）人: 中國電子科技集團公司第三十八研究所
• 主分類號: G06F15/78
• 分類號: G06F15/78
• 代理公司: 合肥市浩智運專利代理事務(wù)所(普通合伙) 34124
• 代理人: 丁瑞瑞

1.一種可重構(gòu)的處理器架構(gòu)，其特征在于：其內(nèi)部包含4個指令緩存、16個運算宏、共享數(shù)據(jù)存儲器、共享程序存儲器及外設(shè)，所述16個運算宏通過4條指令總線連接到指令緩存，指令緩存連接到交叉開關(guān)，各外設(shè)也與交叉開關(guān)連接，運算宏、交叉開關(guān)連接到共享數(shù)據(jù)存儲器，指令緩存連接到共享程序存儲器，指令總線采用流水的方式；

該可重構(gòu)的處理器包含兩種工作模式：離散和重組模式；

離散模式：該模式下的處理器形成一個4核同構(gòu)處理器，每核均包含4個運算宏，1個指令緩存及1條指令總線；

重組模式：該模式將運算宏及指令流水進(jìn)行重組，構(gòu)建不同規(guī)模的邏輯核，處理器內(nèi)部根據(jù)需要選擇是1個核，或者2個核、或者3個核或者4個核，每一個核內(nèi)部的包含1-16個運算宏。

2.根據(jù)權(quán)利要求1所述的可重構(gòu)的處理器架構(gòu)，其特征在于：每條指令總線一次能夠發(fā)射8條48bit指令字，單指令最多能夠驅(qū)動16運算宏參與計算，內(nèi)部不使用的指令流水和運算宏設(shè)置成低功耗模式。

3.根據(jù)權(quán)利要求1所述的可重構(gòu)的處理器架構(gòu)，其特征在于：每個運算宏包含私有的數(shù)據(jù)存儲器、分配譯碼邏輯、運算部件及直接內(nèi)存存取控制器；

運算部件由一個128*32bit字的本地通用寄存器組、8個算數(shù)邏輯單元、8個乘法器、4個移位器和1個超算器構(gòu)成，支持16bit、32bit、單精度和雙精度浮點格式數(shù)據(jù)計算，通用寄存器作為數(shù)據(jù)暫存設(shè)備負(fù)責(zé)運算部件與宏內(nèi)私有數(shù)據(jù)存儲器之間的數(shù)據(jù)交互，運算宏內(nèi)部包含3條獨立的64bit數(shù)據(jù)總線。

4.根據(jù)權(quán)利要求3所述的可重構(gòu)的處理器架構(gòu)，其特征在于：所述可重構(gòu)的處理器架構(gòu)的指令總線采用流水方式，共15級，劃分為前段和后段兩個部分，前段7級流水，后段8級，其中，指令總線前段為邏輯核的公共部分，每個邏輯核1條共4條；指令總線后段處于每個運算宏的內(nèi)部，為每個運算宏私有，共16條。

5.根據(jù)權(quán)利要求1所述的可重構(gòu)的處理器架構(gòu)，其特征在于：數(shù)據(jù)及程序均按照32bit的位寬進(jìn)行存儲，采用字節(jié)編址，處理器采用48bit指令集，機器碼位寬均為48bit，邏輯核每個時鐘周期最多接收8條48bit單字指令，所有子程序及中斷服務(wù)程序的入口地址均為16個32bit字對齊。

6.根據(jù)權(quán)利要求4所述的可重構(gòu)的處理器架構(gòu)，其特征在于：包括運算宏私有、公有及流水線同步控制三類程序控制寄存器，運算宏內(nèi)的私有程序控制寄存器根據(jù)本運算宏的信息進(jìn)行設(shè)置，運算宏內(nèi)的公用程序控制寄存器及4條流水線的同步控制器根據(jù)所有運算宏的私有寄存器進(jìn)行更新，運算宏及流水線前段的同步操作分別受控于宏內(nèi)公有及流水線同步控制寄存器。

7.根據(jù)權(quán)利要求3所述的可重構(gòu)的處理器架構(gòu)，其特征在于：運算宏內(nèi)部私有的數(shù)據(jù)存儲器與宏內(nèi)用于數(shù)據(jù)交換的寄存器堆之間通過3條數(shù)據(jù)總線相連，每條總線的數(shù)據(jù)位寬64bit，宏內(nèi)私有數(shù)據(jù)存儲器劃分成6個數(shù)據(jù)block，每個block含2個數(shù)據(jù)bank，每個bank數(shù)據(jù)位寬32bit，數(shù)據(jù)bank由雙口SRAM構(gòu)建。

8.根據(jù)權(quán)利要求1所述的可重構(gòu)的處理器架構(gòu)，其特征在于：所述共享數(shù)據(jù)存儲器分為4個存儲block，每個數(shù)據(jù)block劃分為32個存儲bank，運算宏通過共享數(shù)據(jù)存儲器接口連接到共享數(shù)據(jù)存儲器。

9.一種根據(jù)權(quán)利要求1至8任一項所述的可重構(gòu)的處理器架構(gòu)的重構(gòu)方法，其特征在于：包括下述步驟：

步驟1：增設(shè)一重構(gòu)配置模塊，將其作為共享外設(shè)掛接在交叉開關(guān)上，該重構(gòu)配置模塊包含一組用于設(shè)置重構(gòu)信息的配置寄存器；

步驟2：上電復(fù)位后，處理器進(jìn)入用戶代碼的加載過程，此時處理器處于離散工作模式，等同一個4核同構(gòu)處理器加載過程；

步驟3：訪存指令設(shè)置重構(gòu)配置模塊，待所有配置寄存器設(shè)置完成后，且加載程序結(jié)束后通過重構(gòu)指令完成結(jié)構(gòu)重組，在完成重構(gòu)指令后才開始用戶代碼的執(zhí)行。

10.根據(jù)權(quán)利要求9所述的可重構(gòu)的處理器架構(gòu)的重構(gòu)方法，其特征在于：所述可重構(gòu)的處理器架構(gòu)的指令總線采用流水方式，共15級，劃分為前段和后段兩個部分，前段7級流水，后段8級，其中，指令總線前段為邏輯核的公共部分，每個邏輯核1條共4條；指令總線后段處于每個運算宏的內(nèi)部，為每個運算宏私有，共16條，指令總線的前段負(fù)責(zé)從指令緩存中獲取指令包，并從指令包中提取可同時執(zhí)行的指令執(zhí)行行，發(fā)射給指令總線后段處理，同時根據(jù)指令總線后段反饋的同步控制信息，控制指令總線前段的執(zhí)行，指令總線后段根據(jù)重構(gòu)配置信息，判斷本運算宏歸屬于哪個邏輯核，并選取對應(yīng)的指令總線前段執(zhí)行用戶程序。