[發明專利]一種基于FPGA的四口RAM

在審

• 申請號: 201510864403.5
• 申請日: 2015-12-01
• 公開（公告）號: CN105373494A
• 公開（公告）日: 2016-03-02
• 發明（設計）人: 呂波;張涌;岳振;黃侃;石永彪
• 申請（專利權）人: 中國科學院上海技術物理研究所
• 主分類號: G06F13/16
• 分類號: G06F13/16
• 代理公司: 上海新天專利代理有限公司 31213
• 代理人: 郭英

技術領域

本發明涉及一種四口RAM，具體是涉及一種基于FPGA的四口RAM，應 用于多處理器并行系統之間的通信，保證大量的數據傳輸和交換的實時性要 求。

背景技術

隨著數字處理技術的深入研究和廣泛應用，不斷涌現的處理算法和各種現 實需求對硬件系統性能的要求越來越高。由于單處理器的運算能力往往比較有 限，為了滿足現代數字處理系統的實時、高速及復雜的功能要求，克服傳統單 處理器系統處理能力的瓶頸，并行、通用且處理能力強大的多處理器系統逐漸 受到人們的青睞。在并行處理系統中，數據通信問題成為制約其性能提高的主 要因素，如何提高各處理器之間的數據傳輸速度及加大數據交換量是控制系統 設計中的一個關鍵問題。

目前，在多處理器系統中，多采用寄存器(即鎖存器件)、FIFO器件互連 或者多口RAM器件等連接方式進行數據通信。例如中國期刊《測控技術》朱 欣華的“多機系統中雙口RAM的構成方法及應用”、《微計算機信息》王雪的 “基于雙口RAM的雙CPU并行通信的研究與實現”、《微計算機信息》張有為 等的“基于雙口RAM的雙CPU控制系統設計”論述了當處理器數量為兩個時， 雙口RAM很方便地實現了處理器之間的通信，但存在雙口RAM大都容量偏 小、價格昂貴的問題。若處理器數量超過兩個時，中國期刊《中國測試技術》 黃銳等的“基于FPGA的多DSP系統端口電路設計”、《計算機工程》潘昉晟 等的“基于FPGA和多DSP的并行信號處理系統的實現”論述了通過FIFO互 連方式實現，這種方法的缺點也很明顯，就是處理器較多時，FIFO互連結構 復雜,系統實現困難。中國期刊《光電工程》周生兵等的“基于4×DSP的并 行圖像處理系統”論述了通過一個同步四口SRAM和PCI總線構成的互連結 構，《高技術通訊》章錦文等的“基于DSP的神經網絡信號處理機的研究”論 述了通過多個雙口RAM作為局部存儲器，四口RAM器件作為共享存儲器進 行互連的結構，但是這些方案同樣存在器件過多、電路復雜、價格昂貴的問題， 致使PCB布線困難，系統設計成本巨大。

發明內容

本發明的目的在于提供一種基于FPGA的四口RAM，解決現有技術問題 中存在的器件過多、電路復雜、價格昂貴的技術問題。

建立在FPGA芯片上的四口RAM包括一個雙口RAM模塊、四個緩存模 塊和兩個控制模塊，其中所述的四個緩存模塊，每個緩存模塊由3個FIFO構 成，分別為用于緩存外部處理器讀或寫信號的命令FIFO、緩存地址的地址FIFO 和緩存數據的數據FIFO，所述的四口RAM中雙口RAM模塊的兩個端口和四 個緩存模塊輸出端口的控制通過兩個控制模塊實現，所述的控制模塊由有限狀 態機實現，一個控制模塊控制兩個緩存模塊的輸出端口和其分時復用雙口 RAM的一個端口。

控制模塊中的有限狀態機實現步驟如下：

1)FPGA上電啟動后，有限狀態機啟動。若兩個緩存模塊的命令FIFO同 時非空時，為了分時復用目的，將兩個緩存模塊分級，處于高優先級的需要優 先處理，低優先級則需要處理完高優先級的操作后再處理；

此狀態下首先檢測需要優先處理的緩存模塊的命令FIFO是否非空，若非 空則進入該緩存模塊的讀寫操作，否則檢測另外一個緩存模塊的命令FIFO是 否非空，若非空則進入該緩存模塊的讀寫操作，否則，若同時空將繼續處于空 狀態；

2)給出緩存模塊的命令FIFO讀使能，讀出緩存的讀或寫信號，并判斷是 讀信號還是寫信號；

3)若步驟2)判斷為寫信號時，則給出緩存模塊的地址FIFO和數據FIFO 的讀使能，讀出地址和數據，并寫入雙口RAM；

若步驟2)判斷為讀信號時，則給出緩存模塊的地址FIFO的讀使能，讀 出地址，并從雙口RAM讀出數據；

4)若步驟2)和步驟3)操作的是高優先級的緩存模塊，則需要檢測低 優先級緩存模塊的命令FIFO是否非空，若非空則重復步驟2)和步驟3)進 行讀寫操作，否則返回空狀態；若步驟2)和步驟3)操作的是低優先級的緩 存模塊，則直接返回空狀態。

本發明具有的優點和顯著特點是：