[發明專利]芯片版圖設計方法

有效

• 申請號: 201510853934.4
• 申請日: 2015-11-30
• 公開（公告）號: CN105373668B
• 公開（公告）日: 2018-06-19
• 發明（設計）人: 周喆
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 郭四華

本發明公開了一種芯片版圖設計方法，包括如下步驟：步驟一、進行邏輯綜合形成門級網表文件，邏輯綜合包括如下分步驟：進行功能模塊的劃分；根據功能模塊的不同選擇對應的標準單元庫；進行邏輯綜合形成各功能模塊對應的模塊網表；對各模塊網表進行集成形成邏輯集成項目網表；步驟二、根據各模塊網表分別制作出對應的模塊版圖，產生各功能模塊對應的Liberty模型和LEF文件；步驟三、由各功能模塊對應的Liberty模型和LEF文件以及標準單元庫作為項目版圖設計的輸入文件，根據邏輯集成項目網表制作出整個芯片數字電路的版圖。本發明能實現在單芯片中集成多套標準單元庫，提高單一芯片的性能。

技術領域

本發明涉及一種半導體集成電路制造領域的方法，特別是涉及一種芯片版圖設計方法。

背景技術

如圖1所示，是現有芯片版圖設計方法的流程圖；首先進行標記101所對應的邏輯設計，通過邏輯設計形成芯片數字電路的原理圖，邏輯設計的芯片數字電路的原理圖芯片一般采用行為級描述如寄存器(RTL)級描述。然后進行標記102所對應的邏輯綜合步驟，邏輯綜合步驟用于將RTL級描述的芯片數字電路轉換成門級網表描述的電路，門級網表描述中需要采用標準單元庫1，標準單元庫1是和實際生產中的工藝相關的數據庫，通過將標準單元庫1中的實際的邏輯單元映射到RTL級描述的電路，實現原理圖到和實際工藝相關的電路的轉換。之后進行標記103所對應的版圖設計，通常采用自動版圖設計工具根據門級網表進行自動布局布線制作出版圖。版圖設計完成之后進行標記104所對應的tape out即下線步驟，tape out步驟中最終形成GDSII格式文件，將GDSII格式文件提交給制造工廠(Foundry)后就可以開始流片生產。

由圖1可以看出，現有芯片版圖設計方法受單元高度和繞線規則限制，同一芯片中只能用一套標準單元庫。其中標準單元庫會按照速度、功耗、面積等方面進行分類的，對速度要求較高的會選擇相對應的一套標準單元庫進行生產，以使得最終生產的數字電路速度較快；同理，對功耗要求較高的會選擇相對應的一套標準單元庫進行生產，以使得最終生產的數字電路功耗降低。同時，不同標準單元庫所對應的生產工藝是相同的，但是由于單元庫設計之初就需要考慮功耗、面積等因素，并制定出不同單元高度和繞線規則，所以現有方法中不同的標準單元庫不能互相混用。

但是隨著芯片設計復雜程度不斷增加，由于單套標準單元庫在應用上有其局限性，僅采用單套標準單元庫已不能滿足單一芯片的高性能設計要求。如對于復雜的芯片，芯片中會有部分電路對速度要求較高，而另外一部分電路對功耗要求較高，以及其它電路部分對面積要求較高，由于現有方法中受單元高度和繞線規則限制，同一芯片中只能用一套標準單元庫，所以當采用的標準單元庫滿足了部分電路的速度要求時，則無法滿足其它部分電路對功耗和面積等方面的要求，所以現有方法無法實現同時提高整個芯片電路的各部分電路的性能。

發明內容

本發明所要解決的技術問題是提供一種芯片版圖設計方法，能實現在單芯片中集成多套標準單元庫，提高單一芯片的性能。

為解決上述技術問題，本發明提供的芯片版圖設計方法用于實現在單芯片中集成多套標準單元庫，邏輯設計形成芯片數字電路的原理圖，在邏輯設計完成之后包括如下步驟：

步驟一、進行邏輯綜合形成門級網表文件；所述邏輯綜合包括如下分步驟：

步驟11、對邏輯設計的芯片數字電路進行功能模塊的劃分。

步驟12、根據功能模塊的不同選擇對應的標準單元庫。

步驟13、分別根據對應的標準單元庫對各所述功能模塊進行邏輯綜合形成各所述功能模塊對應的模塊網表。

步驟14、對各所述功能模塊對應的模塊網表進行集成形成整個芯片數字電路的邏輯集成項目網表。

步驟二、根據步驟一形成的各所述模塊網表分別制作出各所述功能模塊所對應的模塊版圖；從各所述模塊版圖中分別產生各所述功能模塊對應的Liberty模型和LEF文件。