[發明專利]半導體結構及其制造方法在審
| 申請號: | 201510823680.1 | 申請日: | 2015-11-24 |
| 公開(公告)號: | CN105470143A | 公開(公告)日: | 2016-04-06 |
| 發明(設計)人: | 不公告發明人 | 申請(專利權)人: | 青島金智高新技術有限公司 |
| 主分類號: | H01L21/336 | 分類號: | H01L21/336;H01L29/78 |
| 代理公司: | 青島申達知識產權代理有限公司 37243 | 代理人: | 蔣遙明 |
| 地址: | 266000 山東省青島市*** | 國省代碼: | 山東;37 |
| 權利要求書: | 查看更多 | 說明書: | 查看更多 |
| 摘要: | |||
| 搜索關鍵詞: | 半導體 結構 及其 制造 方法 | ||
技術領域
本發明是有關于半導體結構及其制造方法,特別是有關于具有隔離區的半導體結構及其制造方法。
背景技術
在近幾十年間,半導體業界持續縮小半導體結構的尺寸,并同時改善速率、效能、密度及集成電路的單位成本。
縮小裝置面積通常會嚴重犧牲半導體結構的電性效能。為了維持半導體結構的電性效能,特別在半導體結構為高壓裝置的情況下,必須使用大的裝置面積,然而,這會阻礙半導體結構微縮化的發展。
發明內容
本發明是有關于一種半導體結構及其制造方法,該半導體結構具有增進的效能。
本發明提供了一種半導體結構,該半導體結構包括襯底、裝置區、第一摻雜區與柵結構;第一摻雜區形成在鄰近裝置區的襯底中;柵結構位于第一摻雜區上;第一摻雜區與柵結構是互相重疊的。
本發明提供了一種半導體結構,該半導體結構包括襯底、裝置區、第一摻雜區與柵結構;第一摻雜區形成在襯底中并鄰近裝置區;柵結構位于第一摻雜區上;第一摻雜區與柵結構其中至少之一具有對稱的形狀。
本發明還提供了一種半導體結構的制造方法,該方法包括以下步驟:形成第一摻雜區于鄰近裝置區的襯底中;形成柵結構于第一摻雜區上;第一摻雜區與柵結構是互相重疊的。
下文特舉較佳實施例,并配合所附圖式,作詳細說明如下:
附圖說明
圖1繪示根據一實施例的半導體結構的上視圖。
圖2繪示根據一實施例的半導體結構的剖面圖。
圖3繪示根據一實施例的半導體結構的剖面圖。
【主要元件符號說明】
102、1302~襯底;104、304A、304B、604~第一摻雜區;106、606~第二摻雜區;108、608~第三摻雜區;110~第四摻雜區;112~第一裝置區;114~第二裝置區;116~第三裝置區;118~隔離區;120、820~介電結構;122~下摻雜區;124、524、1324、1424~上摻雜區;126~摻雜埋藏層;128~摻雜阱區;130、230A、230B、430A、430B、430C、430D、430E~頂摻雜區;132、134、136~摻雜接觸區;138、738A、738B、738C、838~介電結構;
140~柵極;142~摻雜埋藏層;144、146、148、648~摻雜阱區;150、152、154、156~摻雜接觸區;158~介電層;160、162~導電插塞;164、166、964、1064A、1064B、1164、1166A、1166B1264A、1264B、1264C~導電層;168~摻雜區;170~摻雜埋藏層;172~摻雜阱區;174~摻雜接觸區;176~介電結構;178~柵結構;180~第一柵側邊;182~第二柵側邊;184~第一摻雜側邊;186~第二摻雜側邊;188、190~摻雜接觸區;92~摻雜埋藏層;94~摻雜阱區;196~摻雜區;198~介電結構;900A、1000B、1100B、1200B~第一層介電層;D1、D2、K1、K2、M1、M2、W1、W2~間距。
具體實施方式
圖1繪示根據一實施例的半導體結構的上視圖,其僅繪示半導體結構的襯底102、第一摻雜區104、第二摻雜區106、第三摻雜區108、第四摻雜區110與裝置區。于實施例中,形成在襯底102中的第一摻雜區104、第二摻雜區106、第三摻雜區108與第四摻雜區110具有相同的第一導電型,例如P導電型。
請參照圖1,裝置區包括第一裝置區112、第二裝置區114與第三裝置區116。于實施例中,第一裝置區112、第二裝置區114與第三裝置區116是分別用以設置不同類型的裝置。舉例來說,第一裝置區112為超高壓裝置區,用以設置例如超高壓(UHV)MOS或其他合適的裝置。第二裝置區114可用作高壓側(highside)區(例如大于650V),例如用以設置LVMOS、BJT、電容(capacitor)、電阻或其他合適的裝置。第三裝置區116可用作低壓裝置區,用以設置例如LVMOS或其他合適的裝置。
請參照圖1,舉例來說,第一摻雜區104與第三摻雜區108位于第一裝置區112的外緣,換句話說,第一裝置區112可利用第一摻雜區104與第三摻雜區108定義。第一摻雜區104與第四摻雜區110位于第二裝置區114的外緣,換句話說,第二裝置區114可利用第一摻雜區104與第四摻雜區110定義。第二摻雜區106位于第一裝置區112中。第二摻雜區106是分開于第一摻雜區104與第三摻雜區108。第四摻雜區110是分開于第一摻雜區104與第三摻雜區108。于實施例中,第一摻雜區104是用作隔離,例如用以隔離第一裝置區112與第二裝置區114。
該專利技術資料僅供研究查看技術是否侵權等信息,商用須獲得專利權人授權。該專利全部權利屬于青島金智高新技術有限公司,未經青島金智高新技術有限公司許可,擅自商用是侵權行為。如果您想購買此專利、獲得商業授權和技術合作,請聯系【客服】
本文鏈接:http://www.szxzyx.cn/pat/books/201510823680.1/2.html,轉載請聲明來源鉆瓜專利網。
- 上一篇:一種基于RTD的量測工藝
- 下一篇:制造溝槽型功率器件的方法
- 同類專利
- 專利分類
H01L 半導體器件;其他類目中不包括的電固體器件
H01L21-00 專門適用于制造或處理半導體或固體器件或其部件的方法或設備
H01L21-02 .半導體器件或其部件的制造或處理
H01L21-64 .非專門適用于包含在H01L 31/00至H01L 51/00各組的單個器件所使用的除半導體器件之外的固體器件或其部件的制造或處理
H01L21-66 .在制造或處理過程中的測試或測量
H01L21-67 .專門適用于在制造或處理過程中處理半導體或電固體器件的裝置;專門適合于在半導體或電固體器件或部件的制造或處理過程中處理晶片的裝置
H01L21-70 .由在一共用基片內或其上形成的多個固態組件或集成電路組成的器件或其部件的制造或處理;集成電路器件或其特殊部件的制造





