[發明專利]包圍集成電路布線附近的貫通基板通孔的非連續虛擬結構

有效

• 申請號: 201510813213.0
• 申請日: 2015-11-20
• 公開（公告）號: CN105633013A
• 公開（公告）日: 2016-06-01
• 發明（設計）人: 陳奮;穆克塔·G·法魯克;約翰·M·薩夫蘭
• 申請（專利權）人: 格羅方德半導體U.S.2有限責任公司
• 主分類號: H01L21/768
• 分類號: H01L21/768;H01L23/522
• 代理公司: 北京康信知識產權代理有限責任公司 11240
• 代理人: 梁麗超;王紅艷

技術領域

本發明涉及集成電路(IC)中的多級布線連接半導體設備，更具體地， 涉及包括貫通基板通孔(through-substratevia)的堆疊式集成電路。

背景技術

貫通基板通孔(TSV)實施在各種多疊層分層式三維(3D)集成電路 中，并且提供了穿過一個或多個集成電路層的垂直連接。每層均由具有圖 案化其中的電路元件的基板、前端線路(FEOL)處理、以及在基板表面 上構造的互連布線、提供電路元件之間的連接的后端線路(BEOL)處理 組成。參考圖1A，示出了與TSV鄰近的常規多級布線結構100的俯視圖。 BEOL處理在由諸如體硅基板103的體基板支撐的一個或多個介電層107 中形成多個常規圖案化的金屬層102和104以及互連過孔106。圖1B中 示出了常規的多級布線結構100的截面圖。第一金屬層級102位于第二金 屬層級104的下方。中間級過孔106連接一個或多個第二金屬層級線104 與第一金屬層級線102。在圖案化金屬層102至104與過孔106之后，電 路布線排除區域(circuitwiringkeepoutzone，KOZ)內的一個或多個介電 層107的一部分被垂直貫穿蝕刻，然后，隨后填充有金屬材料，以形成延 伸穿過多級布線結構100的金屬TSV108。

然而，因為在BEOL處理中形成(即，堆疊)介電層，所以在TSV 插入之后，金屬層102至104以及過孔106的圖案被扭曲。例如，與保留 用于TSV108的區域鄰近的介電層的內側可實現金屬圖案扭曲效果。因 此，扭曲的金屬圖案可危及3D集成線路布線100的可靠性和性能。

發明內容

根據本發明的至少一種實施方式，一種包括形成在基板上的多個堆疊 式介電層級的3D集成電路包括圖案化在電路布線排除區域(KOZ)周圍 的對應介電層級中的多個非連續的虛擬墻(non-contiguousdummywall)。 非連續的虛擬墻形成在電路布線KOZ中并且具有沿著限定長度的第一方 向延伸的外側和相對的內側。電路布線段位于第一金屬層級處并且第二電 路布線段位于與第一金屬層級不同的第二金屬層級處。第一金屬層級和第 二金屬層級位于至少一個非連續的虛擬墻的相鄰內側。

根據另一實施方式，一種形成3D集成電路布線的方法包括：將多個 介電層級堆疊在基板上，以限定3D集成電路布線的厚度。該方法進一步 包括：執行后端線路(BEOL)處理，以在介電層級的至少一個中圖案化 金屬層級和過孔。該方法進一步包括：在相應的金屬層級處圖案化多個非 連續的虛擬墻元件。該方法進一步包括：在相關聯的電路布線排除區域 (KOZ)中形成貫通基板通孔(TSV)。

通過本發明的技術實現了附加特征。此處詳細描述了其他實施方式并 且將其他實施方式視為要求保護發明的一部分。為了通過特征更好地理解 本發明，參考描述和附圖。

附圖說明

具體指出了被視為本發明的主題并且在本說明書結尾的權利要求中 明確要求保護本主題。從結合所附附圖進行的下列細節描述中，上述特征 顯而易見：

圖1A是示出了根據BEOL處理以穿過3D集成電路層并且在多個金 屬層級和過孔附近形成TSV的常規3D集成電路布線的俯視圖。

圖1B是圖1A中示出的常規3D集成電路布線的截面圖；

圖2A是示出了根據本公開的非限制性實施方式的遵循形成使得金屬 層和過孔元件與排除區域(KOZ)隔離的多個非連續的虛擬墻元件的圖案 化處理的3D集成電路布線的俯視圖；

圖2B是示出了根據本公開的非限制性實施方式的遵循形成使得金屬 層和過孔元件與排除區域(KOZ)隔離距離(d)的多個非連續的虛擬墻 元件的圖案化處理的3D集成電路布線的俯視圖；

圖3是根據非限制性實施方式的沿著圖2A中的線A-A截取的3D集 成電路布線中包括的有源金屬層和過孔的截面圖；

圖4是根據非限制性實施方式的沿著圖2A中的線B-B截取的3D集 成電路布線中包括的非連續虛擬墻元件的一部分的截面圖；

圖5是示出了根據本公開的非限制性實施方式的在由非連續虛擬墻元 件限定的KOZ中形成TSV之后的圖2中所示的3D集成電路布線的俯視 圖；