[發明專利]自對準過孔流程

在審

• 申請號: 201510769864.4
• 申請日: 2015-11-12
• 公開（公告）號: CN105609465A
• 公開（公告）日: 2016-05-25
• 發明（設計）人: G·布謝;A·C·魏;S·拉格休恩薩桑
• 申請（專利權）人: 格羅方德半導體公司
• 主分類號: H01L21/768
• 分類號: H01L21/768
• 代理公司: 北京戈程知識產權代理有限公司 11314
• 代理人: 程偉;王錦陽

技術領域

本發明通常涉及半導體裝置的制造，尤其涉及用以形成過孔的自 對準流程。

背景技術

在目前的集成電路中，最小特征尺寸例如場效應晶體管的溝道長 度已達到深亞微米范圍，從而不斷增加這些電路在速度和/或功耗和/ 或電路功能的多樣性方面的性能。當顯著縮小獨立電路元件的尺寸以 例如提升晶體管元件的開關速度時，電性連接該些獨立電路元件的互 連線的可用層面空間(availablefloorspace)也被縮減。因此，必 須縮減這些互連線的尺寸以及金屬線之間的空間，以補償可用層面空 間的縮減量以及單位面積所設置的電路元件的增加量。

在目前這樣的集成電路中，裝置性能的限制因素是由晶體管元件 的開關速度所引起的信號傳輸延遲。由于這些晶體管元件的溝道長度 現在已達到50納米及更小，信號傳輸延遲不再受場效應晶體管限制。 相反，信號傳輸延遲因增加的電路密度而受互連線限制，因為線間電 容(C)增加并且由于線的橫截面積的降低也使這些線的電阻(R)增 加。因此，寄生RC時間常數以及相鄰金屬線之間的電容耦合要求引入 新型材料來形成金屬化層。

傳統上，通過在介電層堆疊中嵌入銅線及過孔來形成金屬化層， 也就是包括金屬線及過孔以依據特定的電路布局提供電路元件之間的 電性連接的線路層。對于高度復雜的應用，除使用銅和/或銅合金以外， 成熟已知的介電材料二氧化硅(k≈4.2)及氮化硅(k>7)可逐漸 由具有約3.0及更低的相對介電常數的低k介電材料替代。

另外，具有約40納米及更小的柵極長度的特征尺寸的持續縮小可 能需要進一步降低相應介電材料的介電常數。出于這個原因，業界已 提出至少在關鍵裝置區引入“氣隙(airgap)”，因為空氣或類似氣體 可具有約1.0的介電常數。

形成氣隙及多個金屬化層的流程是復雜的。該多個金屬化層的形 成常常需要在層間使用覆蓋層，例如氮化硅。由于覆蓋層材料具有高 于低k介電層的介電常數，因而增加堆疊的總電容，從而降低最大可 達開關速度。

本發明涉及形成過孔的各種方法以及由此形成的裝置，從而可避 免或至少減少上述一個或多個問題的影響。

發明內容

下面提供本發明的簡要總結，以提供本發明的一些態樣的基本理 解。本發明內容并非詳盡概述本發明。其并非意圖識別本發明的關鍵 或重要元件或劃定本發明的范圍。其唯一目的在于提供一些簡化的概 念，作為后面所討論的更詳細說明的前序。

一般來說，本發明涉及形成互連結構的各種方法。一種方法包括： 除其它以外，形成第一介電層，該第一介電層具有至少一個導電特征 嵌入其中。形成嵌入設于該第一介電層上方的第二介電層中的多條第 一導線。該多條第一導線中的一條第一導線接觸該導電特征。利用第 一蝕刻掩膜蝕刻該第一導線，以在該第一導線中定義導電過孔部分以 及凹入線部。形成嵌入設于該第二介電層上方的第三介電層中的多條 第二導線。該多條第二導線中的一條第二導線接觸該導電過孔部分， 且該第三介電層直接接觸該第二介電層。

另一種示例方法包括：除其它以外，形成第一介電層，該第一介 電層具有至少一個導電特征嵌入其中。形成嵌入設于該第一介電層上 方的第二介電層中的第一導線。該第一導線接觸該導電特征。在該第 二介電層上方形成覆蓋層。在設于該第一導線上方的該覆蓋層的部分 上方形成第一掩膜。蝕刻該覆蓋層以移除未被該第一掩膜覆蓋的該覆 蓋層的部分，從而基于該覆蓋層的剩余部分定義位于該第一掩膜下方 的第二掩膜。利用該第二掩膜作為蝕刻掩膜蝕刻該第一導線，以在該 第一導線中定義導電過孔部分以及凹入線部。形成嵌入設于該第二介 電層上方的第三介電層中的第二導線。

一種示例裝置包括：除其它以外，第一介電層，具有至少一個導 電特征嵌入其中。多條第一導線嵌入設于該第一介電層上方的第二介 電層中。該多條第一導線中的一條第一導線接觸該導電特征并在該第 一導線中定義導電過孔部分以及凹入線部。多條第二導線嵌入設于該 第二介電層上方的第三介電層中。該多條第二導線中的一條第二導線 接觸該導電過孔部分，且該第三介電層直接接觸該第二介電層。

附圖說明

結合附圖參照下面的說明可理解本發明，這些附圖中類似的附圖 標記代表類似的元件，以及其中：