[發(fā)明專利]FPGA器件測(cè)試模型建立方法

在審

• 申請(qǐng)?zhí)枺?/td>: 201510735566.3
• 申請(qǐng)日: 2015-11-02
• 公開（公告）號(hào): CN105259444A
• 公開（公告）日: 2016-01-20
• 發(fā)明（設(shè)計(jì)）人: 張俊;袁云華;羅向陽;陳章濤;李先亞;趙永興;簡力;宋芳;楊怡
• 申請(qǐng)（專利權(quán)）人: 湖北航天技術(shù)研究院計(jì)量測(cè)試技術(shù)研究所
• 主分類號(hào): G01R31/00
• 分類號(hào): G01R31/00
• 代理公司: 武漢開元知識(shí)產(chǎn)權(quán)代理有限公司 42104
• 代理人: 徐祥生

1.FPGA器件測(cè)試模型的建立方法，包括以下步驟：

S1.建立單個(gè)邏輯單元的測(cè)試模型：

S11.將邏輯單元內(nèi)部的查找表配置為四輸入邏輯門；

S12.將邏輯單元內(nèi)部的可編程寄存器配置成觸發(fā)器；

S13.將所述四輸入邏輯門與觸發(fā)器級(jí)聯(lián)，形成單個(gè)邏輯單元的測(cè)試模型；

S2.建立I/O管腳的雙向復(fù)用測(cè)試模型：

S21.選擇FPGA的一個(gè)全局管腳作為方向端，控制I/O管腳的輸入/輸出狀態(tài)；

S22.選擇FPGA的一個(gè)普通I/O管腳，連接到模型的I/O端；

S23.將所述四輸入邏輯門的輸入連接到模型的I端，將所述觸發(fā)器的輸出連接到模型的O端，形成I/O管腳的雙向復(fù)用測(cè)試模型；

S3.將步驟S1所述的邏輯單元模型與步驟S2所述的I/O管腳模型進(jìn)行級(jí)聯(lián)：

S31.當(dāng)邏輯單元數(shù)量是I/O管腳數(shù)量的整數(shù)倍時(shí)，按照管腳的數(shù)量將邏輯單元平分，然后再級(jí)聯(lián)，使FPGA內(nèi)部邏輯單元和I/O管腳的使用覆蓋率達(dá)到100％；

S32.當(dāng)邏輯單元數(shù)量不是I/O管腳數(shù)量的整數(shù)倍時(shí)，按下述步驟進(jìn)行級(jí)聯(lián)：

S321.按下列公式確定每個(gè)級(jí)聯(lián)鏈中邏輯單元初始數(shù)量A：

Int(NM)=A]]>

公式中：M為雙向I/O管腳數(shù)量，N為邏輯單元數(shù)量，N>M，且N不能被M整除；

S322.選擇兩種級(jí)聯(lián)鏈，分別包含A個(gè)邏輯單元和(A+1)個(gè)邏輯單元，將所述邏輯單元初始數(shù)量A代入下列方程組，求出包含A個(gè)邏輯單元的第一級(jí)聯(lián)鏈的個(gè)數(shù)X和包含(A+1)個(gè)邏輯單元的第二級(jí)聯(lián)鏈的個(gè)數(shù)Y：

X+Y=MX×A+Y×(A+1)=N]]>

方程組中：M為雙向I/O管腳數(shù)量，N為邏輯單元數(shù)量；

S323.將FPGA內(nèi)部全部邏輯單元和I/O管腳配置成X串A個(gè)邏輯單元的級(jí)聯(lián)鏈和Y串(A+1)個(gè)邏輯單元的級(jí)聯(lián)鏈，使FPGA內(nèi)部邏輯單元和I/O管腳的使用覆蓋率達(dá)到100％；

S4.建立嵌入式陣列的測(cè)試模型：

S41.確定FPGA單個(gè)內(nèi)部嵌入式陣列所含RAM的容量大小；

S42.選擇與步驟S41所述RAM等容量的SRAM作為基本存儲(chǔ)器單元；

S43.將FPGA內(nèi)部所有EBA以步驟S42所述基本存儲(chǔ)器單元串聯(lián)，形成存儲(chǔ)器鏈的測(cè)試模型，覆蓋嵌入式陣列內(nèi)部全部單元。

2.根據(jù)權(quán)利要求1所述的FPGA器件測(cè)試模型建立方法，其特征在于：所述觸發(fā)器為D觸發(fā)器。