[發明專利]半導體裝置

有效

• 申請號: 201510731674.3
• 申請日: 2015-11-02
• 公開（公告）號: CN105576029B
• 公開（公告）日: 2020-09-04
• 發明（設計）人: 三室陽一
• 申請（專利權）人: 艾普凌科有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/40
• 代理公司: 北京三友知識產權代理有限公司 11127
• 代理人: 龐東成;褚瑤楊

本發明提供一種半導體裝置。在制造搭載有LOCOS漏極型MOS晶體管的集成電路的過程中，對形成柵極的多晶硅膜進行圖案化時，有時會產生圖案形成不良而使柵極發生偏移。本發明提供一種搭載有LOCOS漏極型MOS晶體管的集成電路，其即使產生圖案異常，也不會發生耐壓的下降，不會導致耐壓不良。通過在LOCOS漏極型MOS晶體管的漏極側的有源區上形成比柵極氧化膜厚的漏極氧化膜，即使柵極到達漏極的有源區，MOS晶體管的耐壓也不會下降。

技術領域

本發明涉及具有MOS型半導體元件的半導體裝置，特別是涉及具有具備高耐壓的MOS型半導體元件的半導體裝置。

背景技術

在構成半導體裝置的、具有MOS型晶體管結構的MOS型半導體元件中，為了實現高漏極耐壓，需要對其漏極附近進行電場弛豫。實現漏極附近的電場弛豫的方法之一有所謂的LOCOS漏極型MOS晶體管，其中，將利用LOCOS法形成的厚氧化膜(場氧化膜)配置于漏極附近。

圖2示出了LOCOS漏極型MOS晶體管的截面圖。在P型硅襯底1的表面，分開配置有形成源極區的高濃度的N型擴散層5和形成漏極區的中濃度的N型擴散層2。高濃度的N型擴散層5與中濃度的N型擴散層2之間的溝道區形成厚的柵極氧化膜時，電流驅動能力下降，因此在該部分設置有薄的柵極氧化膜6A。在形成漏極區的中濃度的N型擴散層2之上，配置有作為厚氧化膜的LOCOS氧化膜7。從溝道區上的薄的柵極氧化膜6A至LOCOS氧化膜7配置有柵極8。為了與金屬層獲得連接，鄰接于中濃度的N型擴散層2而形成高濃度的N型擴散層4，在高濃度的N型擴散層4的表面上設置有薄的漏極上的氧化膜(以下稱為漏極氧化膜)6B。

有時在形成漏極區的中濃度的N型擴散層2和高濃度的N型擴散層4之下進一步設置低濃度的N型擴散層3。低濃度的N型擴散層3也可以以N型阱區的形式形成。LOCOS氧化膜7原本的目的是元件分離，而將其用于高耐壓MOS晶體管的漏極而得到的結構是能夠在不增加工序的情況下實現高耐壓MOS晶體管的方法。需要說明的是，圖中，N+的記載表示雜質濃度高于N±。另外，N±是指雜質濃度高于N型阱的濃度。

針對LOCOS漏極型MOS晶體管，進行了降低漏極耐壓的偏差等各種各樣的鉆研(例如參照專利文獻1)。

現有技術文獻

專利文獻

專利文獻1：日本特開2002-329728號公報

發明內容

發明所要解決的問題

在搭載有LOCOS漏極型MOS晶體管的集成電路的設計上，期望沿漏極附近的LOCOS氧化膜7的溝道的方向的長度盡可能短。但是，若該長度短，則在制造集成電路的過程中，對形成其柵極的多晶硅膜進行圖案化時，有時會發生位置偏移，有可能形成不期望的圖案。

將這種圖案形成不良的情況示于圖3。原本，由多晶硅膜形成的柵極8形成至LOCOS氧化膜7的上表面的平坦部為止，但若產生圖案形成不良，則有時會超過LOCOS氧化膜7而到達至設置于漏極的高濃度區域4之上的薄的漏極氧化膜6B。附圖的符號12表示延伸至薄的漏極氧化膜6B之上的柵極的部分。在漏極區與柵極之間會施加大的電勢差，因此，若形成這種結構，則到達漏極的高濃度區域的柵極之下的漏極氧化膜薄，耐壓低，因此無法具有該LOCOS漏極型MOS晶體管所要求的原本的耐壓，從而導致耐壓不良。

因此，本發明的課題在于提供一種包含具有MOS型晶體管結構的MOS型半導體元件的半導體裝置，其即使在形成如上所述的不期望的圖案的情況下，耐壓也不會下降。

用于解決問題的手段

為了解決上述課題，本發明如下構成。即，其結構為：在LOCOS漏極型MOS晶體管的漏極側的高濃度區域之上配置比柵極氧化膜厚的漏極氧化膜。

發明效果