[發明專利]用于選擇性地釋放調試接口的設備

有效

• 申請號: 201510680948.0
• 申請日: 2015-07-21
• 公開（公告）號: CN105404829B
• 公開（公告）日: 2019-03-08
• 發明（設計）人: M·伯克爾坎普;M·德萊斯勒
• 申請（專利權）人: 帝斯貝思數字信號處理和控制工程有限公司
• 主分類號: G06F21/76
• 分類號: G06F21/76
• 代理公司: 中國國際貿易促進委員會專利商標事務所 11038
• 代理人: 劉盈

1.用于禁止對第一可編程的硬件構件進行配置的設備，所述設備具有第一可編程的硬件構件、開關元件(3)、構造用于操控開關元件(3)的配置開關元件(11)以及第二可編程的硬件構件，

其中，第一可編程的硬件構件具有配置接口(5)、數據接口(7)、配置監視接口(9)和調試接口(8)，所述配置接口構造用于配置第一可編程的硬件構件的邏輯電路(4)，所述配置監視接口構造用于用信號表示邏輯電路(4)的配置過程，所述調試接口(8)構造用于調試和配置邏輯電路(4)，

數據接口(7)為了向邏輯電路(4)進行通信與第二可編程的硬件構件連接，并且第二可編程的硬件構件構造和設置用于配置第一可編程的硬件構件，

其中，配置開關元件(11)與配置監視接口(9)連接并且構造用于在用信號表示邏輯電路(4)的配置過程的情況下通過操控開關元件(3)禁止對調試接口(8)的訪問。

2.根據權利要求1所述的設備，其中，開關元件(3)與配置監視接口(9)連接并且構造為使得在通過配置監視接口(9)用信號表示邏輯電路(4)的配置過程的情況下能夠禁止對調試接口(8)的訪問。

3.根據權利要求1或2所述的設備，其中，開關元件(3)與調試接口(8)借助配置開關元件(11)連接，使得在配置過程時可選地能夠或者不能夠訪問調試接口(8)。

4.根據權利要求3所述的設備，其中，配置開關元件(11)構造用于，在向調試接口(8)傳輸的操控信號(13)中識別引起配置過程的位串。

5.根據權利要求1或2所述的設備，其中，在存儲裝置(12)中存儲如下信息，根據該信息確定，能夠還是不能夠通過配置開關元件(11)進行訪問。

6.根據權利要求1或2所述的設備，其中，配置開關元件(11)構造為CPLD或者FPGA或者CPU，或者構造為CPLD和FPGA和CPU中的兩種或者更多種的組合。

7.根據權利要求1或2所述的設備，其中，配置監視接口(9)構造為數據接口(7)的一部分，并且第一可編程的硬件構件具有如下的邏輯電路(4)，所述邏輯電路向數據接口(7)的該部分用信號表示邏輯電路(4)的配置過程。

8.根據權利要求1或2所述的設備，其中，配置監視接口(9)構造為單獨的和專用的配置監視接口。

9.根據權利要求1或2所述的設備，其中，調試接口(8)構造為JTAG接口。

10.根據權利要求9所述的設備，其中，調試接口(8)構造為根據IEEE標準1149.1的JTAG接口。

11.根據權利要求4所述的設備，其中，配置開關元件(11)具有延遲元件，其中，延遲元件構造用于，延遲向第一可編程的硬件構件傳輸的信號。

12.根據權利要求1或2所述的設備，其中，第一可編程的硬件構件構造為FPGA，第二可編程的硬件構件構造為CPU或者FPGA。

13.根據權利要求1或2所述的設備，其中，配置接口(5)和調試接口(8)通過在第一可編程的硬件構件外部實現的電路提供，并且配置接口(5)和調試接口(8)通過該電路與第一可編程的硬件構件的一個唯一的接口連接或能連接。