[發(fā)明專利]三維半導(dǎo)體器件及其制造方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201510680212.3
• 申請(qǐng)日: 2015-10-19
• 公開(kāi)（公告）號(hào): CN105355602B
• 公開(kāi)（公告）日: 2018-09-18
• 發(fā)明（設(shè)計(jì)）人: 霍宗亮;葉甜春
• 申請(qǐng)（專利權(quán)）人: 中國(guó)科學(xué)院微電子研究所
• 主分類號(hào): H01L27/11521
• 分類號(hào): H01L27/11521;H01L27/11551;H01L29/423
• 代理公司: 北京藍(lán)智輝煌知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11345
• 代理人: 陳紅

一種三維半導(dǎo)體器件，包括多個(gè)存儲(chǔ)單元，每個(gè)包括：溝道層，沿垂直于襯底表面方向分布；底部柵極導(dǎo)電層，位于第一絕緣層堆疊中，分布在溝道層的側(cè)壁上；浮柵層，位于第一絕緣層堆疊之上，分布在溝道層側(cè)壁上；多個(gè)第二絕緣層與多個(gè)柵極導(dǎo)電層，位于浮柵層之上，沿著溝道層側(cè)壁交替層疊；柵極介質(zhì)層，分布在溝道層的側(cè)壁上；漏極，位于溝道層頂部；以及源極，位于多個(gè)存儲(chǔ)單元相鄰兩個(gè)存儲(chǔ)單元之間襯底中。內(nèi)嵌入非引出的浮柵，通過(guò)鄰近引出柵級(jí)上電壓的耦合在浮柵上感應(yīng)出電壓從而輔助完成SEG與多晶硅接觸區(qū)域的溝道反型從而克服該區(qū)域的電流瓶頸，提高溝道電流，有效控制該浮柵鄰近FET的閾值電壓一致性。

技術(shù)領(lǐng)域

本發(fā)明涉及一種半導(dǎo)體器件及其制造方法，特別是涉及一種三維半導(dǎo)體存儲(chǔ)器件及其制造方法。

背景技術(shù)

為了改善存儲(chǔ)器件的密度，業(yè)界已經(jīng)廣泛致力于研發(fā)減小二維布置的存儲(chǔ)器單元的尺寸的方法。隨著二維(2D)存儲(chǔ)器件的存儲(chǔ)器單元尺寸持續(xù)縮減，信號(hào)沖突和干擾會(huì)顯著增大，以至于難以執(zhí)行多電平單元(MLC)操作。為了克服2D存儲(chǔ)器件的限制，業(yè)界已經(jīng)研發(fā)了具有三維(3D)結(jié)構(gòu)的存儲(chǔ)器件，通過(guò)將存儲(chǔ)器單元三維地布置在襯底之上來(lái)提高集成密度。

具體地，如圖1所示，可以首先在襯底上沉積多層疊層結(jié)構(gòu)(例如氧化物和氮化物交替的多個(gè)ONO結(jié)構(gòu))；通過(guò)各向異性的刻蝕工藝對(duì)襯底上多層疊層結(jié)構(gòu)刻蝕而形成沿著存儲(chǔ)器單元字線(WL)延伸方向分布、垂直于襯底表面的多個(gè)溝道通孔(可直達(dá)襯底表面或者具有一定過(guò)刻蝕)；在溝道通孔中沉積多晶硅等材料形成柱狀溝道；沿著WL方向刻蝕多層疊層結(jié)構(gòu)形成直達(dá)襯底的溝槽，露出包圍在柱狀溝道周圍的多層疊層；濕法去除疊層中的某一類型材料(例如熱磷酸去除氮化硅，或HF去除氧化硅)，在柱狀溝道周圍留下橫向分布的突起結(jié)構(gòu)；在溝槽中突起結(jié)構(gòu)的側(cè)壁沉積柵極介質(zhì)層(例如高k介質(zhì)材料)以及柵極導(dǎo)電層(例如Ti、W、Cu、Mo等)形成柵極堆疊，，例如包括底部選擇柵極線BSG、虛設(shè)柵極線DG、字線WL0～WL31、頂部選擇柵極線TSG；垂直各向異性刻蝕去除突起側(cè)平面之外的柵極堆疊，直至露出突起側(cè)面的柵極介質(zhì)層；刻蝕疊層結(jié)構(gòu)形成源漏接觸并完成后端制造工藝。此時(shí)，疊層結(jié)構(gòu)在柱狀溝道側(cè)壁留下的一部分突起形成了柵電極之間的隔離層(圖1中所示為ILD)，而留下的柵極堆疊夾設(shè)在多個(gè)隔離層之間作為控制電極。當(dāng)向柵極施加電壓時(shí)，柵極的邊緣電場(chǎng)會(huì)使得例如多晶硅材料的柱狀溝道側(cè)壁上感應(yīng)形成源 漏區(qū)，由此構(gòu)成多個(gè)串并聯(lián)的MOSFET構(gòu)成的門(mén)陣列而記錄所存儲(chǔ)的邏輯狀態(tài)。

其中，原有存儲(chǔ)結(jié)構(gòu)，為了保證每個(gè)Cell的性能一致，因此外延硅生長(zhǎng)(SEG)與多晶硅接觸的L型區(qū)域一般介于Dummy器件的虛設(shè)柵極線DG和下選管柵極線BSG之間(也即溝道層CL底部要高于襯底SUB的頂部)，因此存儲(chǔ)單元之間的絕緣層厚度(如W1)會(huì)小于dummy與BSG之間的絕緣層厚度(如W2)，這樣在基于耦合電場(chǎng)形成虛擬源漏區(qū)域時(shí)，SEG與多晶硅接觸區(qū)很難形成反型，造成存儲(chǔ)串的溝道電流減小。另外，dummy單元的閾值電壓將因?yàn)榉菍?duì)稱的邊緣電場(chǎng)(Fringe Field，如圖1箭頭所示)會(huì)使得閾值電壓偏大，不好控制。

發(fā)明內(nèi)容

由上所述，本發(fā)明的目的在于克服上述技術(shù)困難，提出一種創(chuàng)新性三維半導(dǎo)體存儲(chǔ)器件及其制造方法。

為此，本發(fā)明一方面提供了一種三維半導(dǎo)體器件，包括多個(gè)存儲(chǔ)單元，多個(gè)存儲(chǔ)單元的每一個(gè)包括：溝道層，沿垂直于襯底表面的方向分布；底部柵極導(dǎo)電層，位于第一絕緣層堆疊中，分布在溝道層的側(cè)壁上；浮柵層，位于第一絕緣層堆疊之上，分布在溝道層的側(cè)壁上；多個(gè)第二絕緣層與多個(gè)柵極導(dǎo)電層，位于浮柵層之上，沿著溝道層的側(cè)壁交替層疊；柵極介質(zhì)層，分布在溝道層的側(cè)壁上；漏極，位于溝道層的頂部；以及源極，位于多個(gè)存儲(chǔ)單元的相鄰兩個(gè)存儲(chǔ)單元之間的襯底中。

其中，每個(gè)存儲(chǔ)單元進(jìn)一步包括外延溝道層，位于溝道層下方第一絕緣層堆疊之間；優(yōu)選地，外延溝道層頂部等于或高于浮柵層底部，并且低于浮柵層頂部。

其中，浮柵層與底部柵極導(dǎo)電層側(cè)壁齊平，或者相對(duì)于溝道層外推。