[發明專利]一種半導體器件及其制造方法

在審

• 申請號: 201510660945.0
• 申請日: 2015-10-14
• 公開（公告）號: CN106601748A
• 公開（公告）日: 2017-04-26
• 發明（設計）人: 劉金華
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司;中芯國際集成電路制造（北京）有限公司
• 主分類號: H01L27/11517
• 分類號: H01L27/11517;H01L29/423;H01L21/28
• 代理公司: 北京市磐華律師事務所11336
• 代理人: 董巍,高偉

技術領域

本發明涉及半導體技術領域，具體而言涉及一種半導體器件及其制造方法。

背景技術

在半導體技術領域中，閃存(Flash)器件由于其自身的優勢而得到了廣泛的應用。在閃存器件尤其是p-Flash中，在循環反復的操作下，一旦隧道氧化層(tunnel oxide)出現損害，將導致存儲的電荷的增強型流失，最終導致擦除或寫干擾(erase/read disturb)。

現有的一種包括閃存的半導體器件的典型結構如圖1所示，包括半導體襯底100、位于半導體襯底100上的隧道氧化層101、浮柵102、柵間介電層103和控制柵104。其中，隧道氧化層101位于有源區(AA)邊緣區域的部分1011的厚度通常比隧道氧化層101位于有源區中心區域的部分的厚度?。欢淼姥趸瘜?01位于有源區邊緣區域的部分1011是隧道氧化層101最脆弱的部分，很容易出現損害，從而導致存儲的電荷的流失，最終造成擦除或寫干擾(erase/read disturb)。

為解決上述問題，現有技術往往通過增加隧道氧化層的厚度來使得隧道氧化層101位于有源區邊緣區域的部分1011的厚度得到提高，例如，在采用55nm工藝節點的半導體器件制程中，往往將隧道氧化層101的厚度從標準的提高到甚至然而，這一方法在提高隧道氧化層101位于有源區邊緣區域的部分1011的厚度的同時也會提高隧道氧化層101位于有源區中心區域的部分的厚度，而這將會降低器件的編程和擦除效率。

由此可見，現有的半導體器件存在難以在保證p-Flash的編程和擦除效率的情況下改善p-Flash的讀應力和擦除干擾表現(read stress/erase disturb)的技術問題。

因此，為解決上述技術問題，有必要提出一種新的半導體器件及 其制造方法。

發明內容

在發明內容部分中引入了一系列簡化形式的概念，這將在具體實施方式部分中進一步詳細說明。本發明的發明內容部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。

針對現有技術的不足，本發明提供一種半導體器件的制造方法，所述方法包括：

步驟S101：在半導體襯底上形成圖案化的硬掩膜，利用所述硬掩膜對所述半導體襯底進行刻蝕以形成位于有源區兩側的用于容置淺溝槽隔離的溝槽；

步驟S102：在所述溝槽內形成淺溝槽隔離；

步驟S103：去除所述硬掩膜，對所述有源區對應的所述半導體襯底進行氮注入，以在所述半導體襯底中形成氮注入區，其中，位于所述有源區的邊緣部分的氮注入區的氮濃度低于位于所述有源區的中心部分的氮注入區的氮濃度；

步驟S104：在所述有源區內的半導體襯底上形成隧道氧化層，其中所述隧道氧化層的位于有源區邊緣區域的部分的厚度大于所述隧道氧化層的位于有源區中心區域的部分的厚度；

步驟S105：在所述隧道氧化層之上形成浮柵。

進一步，所述氮注入為傾斜注入。

進一步，所述傾斜注入的注入方向與豎直方向的夾角范圍為10°～80°。

進一步，所述步驟S102包括：

沉積淺溝槽隔離材料填充所述溝槽并覆蓋所述硬掩膜；

對所述淺溝槽隔離材料進行平坦化，停止于所述硬掩膜的表面上。

進一步，在所述步驟S105之后還包括如下步驟：

步驟S106：去除所述淺溝槽隔離高于所述半導體襯底的部分；

步驟S107：形成位于所述浮柵之上的柵間介電層以及位于所述 柵間介電層之上的控制柵。

進一步，所述硬掩膜包括第一硬掩膜層和位于其上的第二硬掩膜層。

進一步，所述第一硬掩膜層的材料為氧化硅，所述第二硬掩膜層的材料為氮化硅。

進一步，所述隧道氧化層的位于有源區中心區域的部分的厚度為

本發明實施例二提供一種采用前述的制造方法獲得的半導體器件。

綜上所述，本實施例的半導體器件的制造方法，通過在所述半導體襯底中形成氮注入區，并使位于所述有源區的邊緣部分的氮注入區的氮濃度低于位于所述有源區的中心部分的氮注入區的氮濃度，可以使得隧道氧化層位于有源區邊緣區域的部分的厚度大于隧道氧化層位于有源區中心區域的部分，因此可以在保證Flash的編程和擦除效率的情況下改善Flash的讀應力和擦除干擾表現，進而提高器件的良率和性能。

附圖說明