[發明專利]隔離的CMOS晶體管和雙極晶體管、隔離結構及其制造方法

有效

• 申請號: 201510651903.0
• 申請日: 2009-02-17
• 公開（公告）號: CN105206560B
• 公開（公告）日: 2018-03-27
• 發明（設計）人: 唐納德.R.迪斯尼;理查德.K.威廉斯
• 申請（專利權）人: 先進模擬科技公司
• 主分類號: H01L21/761
• 分類號: H01L21/761;H01L21/762;H01L21/763;H01L21/8222;H01L21/8228;H01L21/8238;H01L27/082;H01L29/417;H01L29/732
• 代理公司: 北京市柳沈律師事務所11105
• 代理人: 劉雅秀

本申請是申請號為200980113255.6、國際申請日為2009年2月17日、申請人為先進模擬科技公司、發明名稱為“隔離的互補金屬氧化物半導體晶體管和雙極晶體管、用于隔離的隔離結構及其制造方法”的發明專利申請的分案申請。

相關申請的交叉引用

本申請是于2007年8月8日提交的申請No.11/890,993的部分接續申請。申請No.11/890,993是于2006年5月31日提交的申請No.11/444,102的部分接續申請，并且是下述申請的部分接續申請：(a)于2004年8月14日提交的申請No.10/918,316，其是于2002年8月14日提交的、現在為美國專利 No.6,990,091的申請No.10/218,668的分案申請；以及(b)于2005年8月 15日提交的申請No.11/204,215，其是于2002年8月14日提交的、現在為美國專利No.6,943,426的申請No.10/218,678的分案申請。上述每個申請和專利通過引用全部結合于此。

技術領域

本發明涉及隔離的CMOS和雙極晶體管。

背景技術

在制造半導體集成電路(IC)芯片時，經常需要使不同的器件與半導體襯底電隔離并使不同的器件彼此電隔離。提供器件之間的橫向隔離的一種方法是公知的硅局部氧化(LOCOS：Local Oxidation Of Silicon)工藝，其中，芯片的表面用相對硬的材料諸如硅氮化物作為掩模，較厚的氧化層在掩模的開口中熱生長。另一種方法是在硅中蝕刻溝槽，然后用電介質材料諸如硅氧化物填充溝槽，也被稱為溝槽隔離。盡管LOCOS和溝槽隔離兩者能夠防止器件之間不期望的表面導通，但它們并不便于完全的電隔離。

需要完全的電隔離以集成某些類型的晶體管，包括雙極結型晶體管和各種金屬氧化物半導體(MOS)晶體管(包括功率DMOS晶體管)。還需要完全的隔離以允許在操作期間CMOS控制電路浮置到高于襯底電勢的電勢。完全的隔離在模擬、功率和混合信號集成電路的制造中是非常重要的。

盡管常規的CMOS晶片制造提供了高密度的晶體管集成，但它不便于制造的器件的完全電隔離。具體地，包含在制作于P型襯底中的常規CMOS 晶體管對中的NMOS晶體管具有短路到襯底的P型阱“體”或“背柵”，因此不能浮置在接地電勢之上。該限制實質上妨礙了NMOS用作高邊開關、模擬傳輸晶體管或用作雙向開關。這也使得電流檢測更加困難，并經常妨礙集成的源極-體短路的使用，需要該短路以使得NMOS更加雪崩強化 (avalanche rugged)。此外，由于常規CMOS中的P型襯底通常被偏置到最負的芯片上電勢(定義為“接地電勢”)，所以每個NMOS必然受到不期望的襯底噪聲。

集成器件的完全電隔離通常使用三重擴散、外延結隔離或電介質隔離來實現。最普遍形式的完全電隔離是結隔離。盡管不像電介質隔離(其中氧化物圍繞每個器件或電路)那樣理想，但是結隔離已經在歷史上提供了制造成本與隔離性能之間的最好折衷。

通過常規的結隔離，使CMOS電隔離需要一復雜結構，該復雜結構包括在P型襯底上生長N型外延層，該N型外延層被電連接到P型襯底的深 P型隔離的環形環圍繞，從而形成完全被隔離的N型外延島，該完全被隔離的N型外延島在其下方和所有側面上具有P型材料。外延層的生長較慢并且耗時，代表了半導體晶片制造過程中最昂貴的單獨步驟。隔離擴散也比較昂貴，使用高溫擴散來進行并且持續時間延長(直到18小時)。為了能夠抑制寄生器件，在外延生長之前高摻雜的N型掩埋層(NBL)也必須被掩模并被選擇性地引入。

為了在外延生長和隔離擴散期間使向上擴散最小化，選擇慢擴散劑諸如砷(As)或銻(Sb)來形成N型掩埋層(NBL)。然而，在外延生長之前，該NBL層必須擴散得足夠深以減小其表面濃度，否則外延生長的濃度控制將被不利地影響。因為NBL包括慢擴散劑，所以該外延之前的擴散工藝將耗費十小時以上。只有在隔離完成之后，才能開始常規CMOS制造，從而與常規CMOS工藝相比為結隔離工藝的制造增加了相當可觀的時間和復雜性。