[發明專利]半導體裝置

有效

• 申請號: 201510543909.6
• 申請日: 2015-08-28
• 公開（公告）號: CN105390493B
• 公開（公告）日: 2018-04-27
• 發明（設計）人: 近藤英史
• 申請（專利權）人: 株式會社索思未來
• 主分類號: H01L27/04
• 分類號: H01L27/04;H01L23/528
• 代理公司: 北京集佳知識產權代理有限公司11227
• 代理人: 王萍,尹瑩瑩

技術領域

本文所討論的實施方式涉及半導體裝置。

背景技術

通過向半導體襯底施加偏置電壓(在下文中稱為反向偏置電壓)來控制晶體管的閾值電壓的技術是公知的。將晶體管的閾值電壓轉移至高電壓側使得可以抑制漏電流并且減少功率耗散。

公知的半導體裝置包括使多個MOS晶體管的背柵極區偏置的背柵極偏置電路，以及多個金屬線，所述金屬線為將背柵極區的小部分彼此連接并且相互獨立設置的線。在該半導體裝置中，所述多個金屬線被設置在各個區中，各個區具有提供至多個MOS晶體管的電源電壓的互不相同的電壓降。在多個金屬線中，最靠近設置背柵極偏置電路的位置處的金屬線與背柵極偏置電路連接。

已知的半導體存儲裝置包括襯底偏置電源線，所述襯底偏置電源線具有用于向襯底提供襯底偏壓的接觸部，并且被設置為靠近襯底偏壓生成電路的附近。

已知的半導體集成電路裝置包括從半導體芯片的外部和內部提供內部電源電壓的電路構造。在該半導體集成電路裝置中，通過內部電源焊盤執行從外部提供內部電源電壓，并且通過穩壓器執行從內部提供內部電源電壓。

相關專利文件

日本公開特許公報(JP-A)No.2013-258266

JP-A No.S63-153852

JP-A No.2006-351633

發明內容

在反向偏置電壓的分布與電源電壓的分布不相關的情況下，由電源電壓降引起的延遲時間的變化與由反向偏置電壓降引起的延遲時間的變化是相加的，并且擔心延遲時間的變化變得甚至更長。

本文所公開的技術的一個目的為抑制半導體裝置中半導體元件的延遲時間的變化，所述半導體裝置包括用于向半導體襯底上的各個位置提供襯底電壓的線，所述襯底電壓控制半導體元件的閾值電壓。

根據實施方式的一個方面，半導體裝置包括：設置在半導體襯底上的多個電路，并且所述多個電路中的每一個包括具有閾值電壓的半導體元件，所述閾值電壓受控于提供給所述半導體襯底的襯底電壓；向所述多個電路中的每一個提供電源電壓的網格圖案的第一布線，所述電源電壓被提供給所述第一布線的外周處的多個位置；設置在布線層處的網格圖案的第二布線，網格圖案的第二布線接收所述襯底電壓的供給；以及網格圖案的第三布線，網格圖案的第三布線被設置在與設置有所述第二布線的布線層不同的布線層處，網格圖案的第三布線的外周與第二布線的外周連接，并且所述網格圖案的第三布線向半導體襯底提供襯底電壓。

附圖說明

圖1為示出根據本文所公開的技術的示例性實施方式的半導體裝置的平面圖的示例的圖。

圖2為示出根據本文所公開的技術的示例性實施方式的半導體裝置的布線構造的圖。

圖3為示出根據本文所公開的技術的示例性實施方式的CMOS電路的構造的圖。

圖4為示出根據本文所公開的技術的示例性實施方式的反向偏置布線的構造的透視圖。

圖5為示出根據本文所公開的技術的示例性實施方式的上層網格布線與下層網格布線之間的連接模式的圖。

圖6為示出根據本文所公開的技術的示例性實施方式的半導體裝置的部分構造的截面圖。

圖7為示意性示出根據本文所公開的技術的示例性實施方式的半導體裝置中電源電壓大小的分布的圖。

圖8為示出半導體元件中電源電壓與延遲時間之間關系的圖。

圖9為示意性示出根據本文所公開的技術的示例性實施方式的半導體裝置中反向偏置電壓大小的分布的圖。

圖10為示出利用模擬來發現通過根據本文所公開的技術的示例性實施方式的反向偏置布線可獲得的反向偏置電壓大小分布的結果的圖。

圖11為示出半導體元件的反向偏置電壓與半導體元件的延遲時間之間關系的圖。

圖12為示出根據比較例的半導體裝置的布線構造的圖。

圖13A為示意性示出根據比較例的半導體裝置中電源電壓大小的分布的圖。

圖13B為示意性示出根據比較例的半導體裝置中反向偏置電壓大小的分布的圖。

圖14為示出經受模擬的邏輯電路的構造的圖。

圖15為示出根據比較例的反向偏置布線的構造的圖。

圖16為示出利用模擬來發現通過根據比較例的反向偏置布線可獲得的反向偏置電壓大小分布的結果的圖。

圖17A為示出在電源電壓的分布中出現偏移的狀態的圖。