[發明專利]降低起始電壓及導通電阻的MOSFET組件胞架構及加工方法

有效

• 申請號: 201510536729.5
• 申請日: 2015-08-27
• 公開（公告）號: CN105140287A
• 公開（公告）日: 2015-12-09
• 發明（設計）人: 廖奇泊;陳俊峰;胡建國
• 申請（專利權）人: 上海晶亮電子科技有限公司
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L21/336;H01L29/06
• 代理公司: 上海漢聲知識產權代理有限公司 31236
• 代理人: 郭國中

技術領域

本發明涉及半導體制造，具體地，涉及一種降低起始電壓及導通電阻的MOSFET組件胞架構及加工方法。

背景技術

隨著半導體制造技術的飛速發展，半導體器件為了達到更快的運算速度。更大的數據存儲量以及更多的功能，半導體晶片朝向更高的元件密度、高集成度方向發展，對其物理結構和制造工藝的要求也越來高。

以MOSFET(Metal-Oxide-SemiconductorFieldEffectTransistor，金屬氧化物半導體場效應管)為例，現有的制造工藝通常包括以下幾個步驟：在半導體晶片的外延層表面上依次形成柵氧化層和多晶硅層；依次通過涂布光刻膠、在光刻膠上刻印柵區圖形結構、多晶硅柵刻蝕、去除光刻膠等步驟在多晶硅表面形成柵區圖形；采用離子注入和雜質推阱，形成體區；在體區中形成源區；生長介質層；在介質層中形成通向柵區、源區的接觸孔；進行金屬連接線的局部互連完成金屬化。

在現有的MOSFET組件中，主要由低摻雜濃度和一定厚度的N型襯底區來提供組件足夠的耐壓能力；因此N型襯底區是主要的導通電阻來源；在常規制造工藝中由于Si材料具有很高的臨界崩潰電壓，因此可以提高N型襯底摻雜濃度及厚度來降低導通電阻；但是N型襯底高摻雜濃度會造成組件空乏區分布特性的改變；為了抑止P阱區的空乏區接觸到N+源區造成耐壓能力的下降；在組件設計上需要提高P阱區的摻雜濃度和深度；但是這樣的做法會大幅提高組件的起始電壓和信道電阻。

發明內容

針對現有技術中的缺陷，本發明的目的是提供一種降低起始電壓及導通電阻的MOSFET組件胞架構及加工方法。本發明在提高N型襯底區的狀況下不需提高P阱區的摻濃度和深度，本發明具有能夠提供低導通電壓和低導通電阻的特性。

根據本發明提供的一個方面提供的降低起始電壓及導通電阻的MOSFET組件胞架構，包括N型外延層、P+區、源區和P阱區；

其中，所述N型外延層的上表面形成所述P阱區；所述源區通過P+區連接所述P阱區。

優選地，還包括柵極介質層、介質層和多晶硅柵；

其中，所述N型外延層一區域形成所述P阱區，另一區域依次形成柵極介質層和多晶硅柵；

所述介質層設置在所述源區和所述多晶硅柵之間。

優選地，還包括N+源區；

其中，所述源區一區域通過N+源區連接所述P阱區，另一區域通過P+區連接所述P阱區。

優選地，還包括P型區；

其中，所述N型外延層的另一區域通過P型區連接所述柵極介質層。

優選地，還包括漏極；

其中，在所述N型外延層的下表面形成漏極。

優選地，所述P+區為重摻雜的P型區，即P+區的空穴密度大于P阱區的空穴密度。

根據本發明提供的另一個方面提供的降低起始電壓及導通電阻的MOSFET組件胞架構的加工方法，包括如下步驟：

步驟S1：在N型外延層上表面形成P阱區；

步驟S2：在P阱區一區域和源區之間形成P+區。

優選地，在步驟S1之前還包括如下步驟：

-在N型外延層上表面刻槽；

-在所述槽內植入P型區；

-在P型區上表面依次形成柵極介質層和多晶硅柵。

優選地，在步驟S1和步驟S2之間還包括如下步驟：

-在P阱區一區域和源區之間形成N+源區；

-在源區和多晶硅柵之間形成介質層；

-在介質層中分別形成通向多晶硅柵和源區的金屬接觸孔。

優選地，所述步驟S2之后還包括如下步驟：

-在N型外延層下表面形成漏極。

與現有技術相比，本發明具有如下的有益效果：

1、本發明在P阱區內增加一個重摻雜的P+區，在增加N型外延層的摻雜濃度的狀況下，不需特別提高P阱區的深度和摻雜濃度即可抑止P阱區的空乏區延伸至N+源區，因此可以大幅降低組件的導通電阻；

2、本發明可以提供不隨N型外延層的摻雜濃度而改變的的P阱區濃度和深度的特性，在降低的N型外延層電阻的條件下不須犧牲信道電阻和提高起始電壓，特別是在SiC常規MOSFET工藝中可以有效提供一個低導通電阻和低起始電壓的解決方案；

3、本發明結構合理，加工工藝簡單，易于推廣。

附圖說明

通過閱讀參照以下附圖對非限制性實施例所作的詳細描述，本發明的其它特征、目的和優點將會變得更明顯：

圖1為現有技術中MOSFET組件胞架構的結構示意圖；