[發(fā)明專利]一種數(shù)據(jù)中心的高速并行處理架構(gòu)

有效

• 申請?zhí)枺?/td>: 201510526525.3
• 申請日: 2015-08-26
• 公開（公告）號: CN105045761B
• 公開（公告）日: 2018-08-28
• 發(fā)明（設(shè)計）人: 林雪山
• 申請（專利權(quán)）人: 福建恒天晨光節(jié)能服務(wù)有限公司
• 主分類號: G06F15/163
• 分類號: G06F15/163;G06F15/173
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• 代理人: 暫無信息

本發(fā)明涉及數(shù)據(jù)處理領(lǐng)域，公開了一種數(shù)據(jù)中心的高速并行處理架構(gòu)，包括多塊處理單板，其特征在于，一塊處理單板包括：至少兩個收發(fā)器、至少一個FPGA可編程邏輯芯片和至少兩個處理器CPU，CPU通過CPU高速串行接口與所述FPGA芯片連接，所述FPGA芯片內(nèi)部設(shè)有多個高速串行收發(fā)器核和對應(yīng)的多個協(xié)處理器MCU；所述FPGA內(nèi)嵌多個與各協(xié)處理器MCU相對應(yīng)的嵌入式存儲器；所述嵌入式存儲器配置為可以讀寫操作的雙端口模式。本發(fā)明實現(xiàn)了嵌入式CPU+FPGA架構(gòu)，實現(xiàn)高速并行的硬件算法，極大的提高基本計算單元的處理能力，降低了系統(tǒng)調(diào)度延遲。

技術(shù)領(lǐng)域

本發(fā)明涉及數(shù)據(jù)處理領(lǐng)域，尤其涉及一種數(shù)據(jù)中心的高速并行處理架構(gòu)。

背景技術(shù)

隨著信息技術(shù)高速，2014年起，“能源互聯(lián)網(wǎng)”一詞席卷能源圈，物聯(lián)網(wǎng)、大數(shù)據(jù)、智能化等技術(shù)已逐漸應(yīng)用于傳統(tǒng)的能源行業(yè)，利用互聯(lián)網(wǎng)“開放化、實時化、數(shù)據(jù)化、規(guī)模化”的四大優(yōu)勢，應(yīng)用大數(shù)據(jù)、云計算等互聯(lián)網(wǎng)技術(shù)搭建節(jié)能監(jiān)測和能源管理平臺，實現(xiàn)智能化動態(tài)調(diào)配能源生產(chǎn)、傳輸和消費，達到提高效率、節(jié)能減排等作用，已經(jīng)成為大勢所趨。目前，節(jié)能監(jiān)測和能源管理平臺通常采用三層架構(gòu)，最底層為計量儀表、傳感器或執(zhí)行裝置；第二次層為各類網(wǎng)關(guān)，實現(xiàn)了集中采集、協(xié)議轉(zhuǎn)換、數(shù)據(jù)傳輸與控制指令下達等功能第三層為數(shù)據(jù)中心，實現(xiàn)各類數(shù)據(jù)集中管理，基于云計算、大數(shù)據(jù)為基礎(chǔ)，提供數(shù)據(jù)統(tǒng)計分析、節(jié)能診斷及節(jié)能控制優(yōu)化等功能。

底層的數(shù)據(jù)采集與傳輸控制等技術(shù)已經(jīng)較為成熟，基本上已經(jīng)實現(xiàn)了標(biāo)準(zhǔn)化、產(chǎn)業(yè)化，但利于云計算、物聯(lián)網(wǎng)等先進IT技術(shù)來實現(xiàn)能源大數(shù)據(jù)及智慧能源管理，在我國還處于起步階段。對于數(shù)據(jù)中心基礎(chǔ)設(shè)施建設(shè)上來說主要存在以下幾個技術(shù)難點：

1、海量數(shù)據(jù)的處理帶來的計算能力的需求。

2、節(jié)能控制對計算速度與實時性的要求。

3、滿足節(jié)能控制需求多樣性的要求。

傳統(tǒng)情況下，數(shù)據(jù)中心采用PC平臺服務(wù)器堆疊來實現(xiàn)運算能力的擴充，但PC平臺服務(wù)器群集應(yīng)用在控制優(yōu)化時存在實時性差、運算調(diào)度能力差的不足，同時還有運行能耗高、成本高等缺點。

發(fā)明內(nèi)容

本發(fā)明提供一種數(shù)據(jù)中心的高速并行處理架構(gòu)，解決現(xiàn)有技術(shù)中振動數(shù)據(jù)采集存在非連續(xù)性，導(dǎo)致重要信息丟失的技術(shù)問題。

本發(fā)明的目的是通過以下技術(shù)方案實現(xiàn)的：

一種數(shù)據(jù)中心的高速并行處理架構(gòu)，包括多塊處理單板，一塊處理單板包括：至少兩個收發(fā)器、至少一個FPGA可編程邏輯芯片和至少兩個處理器CPU，CPU通過CPU高速串行接口與所述FPGA芯片連接，所述FPGA芯片內(nèi)部設(shè)有多個高速串行收發(fā)器核和對應(yīng)的多個協(xié)處理器MCU；所述FPGA內(nèi)嵌多個與各協(xié)處理器MCU相對應(yīng)的嵌入式存儲器；所述嵌入式存儲器配置為可以讀寫操作的雙端口模式。

本發(fā)明實施例提供的一種數(shù)據(jù)中心的高速并行處理架構(gòu)，實現(xiàn)了嵌入式CPU+FPGA架構(gòu)，實現(xiàn)高速并行的硬件算法，極大的提高基本計算單元的處理能力，降低了系統(tǒng)調(diào)度延遲。

附圖說明

為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動性的前提下，還可根據(jù)這些附圖獲得其他的附圖。

圖1為本發(fā)明實施例的一種數(shù)據(jù)中心的高速并行處理架構(gòu)的結(jié)構(gòu)示意圖。

具體實施方式

為使本發(fā)明的上述目的、特征和優(yōu)點能夠更加明顯易懂，下面結(jié)合附圖和具體實施方式對本發(fā)明作進一步詳細的說明。