[發(fā)明專利]一種數(shù)據(jù)中心的高速并行處理架構(gòu)

有效

• 申請?zhí)枺?/td>: 201510526525.3
• 申請日: 2015-08-26
• 公開（公告）號: CN105045761B
• 公開（公告）日: 2018-08-28
• 發(fā)明（設(shè)計(jì)）人: 林雪山
• 申請（專利權(quán)）人: 福建恒天晨光節(jié)能服務(wù)有限公司
• 主分類號: G06F15/163
• 分類號: G06F15/163;G06F15/173
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種數(shù)據(jù)中心的高速并行處理架構(gòu)，包括多塊處理單板，其特征在于，一塊處理單板包括：至少兩個(gè)收發(fā)器、至少一個(gè)FPGA可編程邏輯芯片和至少兩個(gè)處理器CPU，CPU通過CPU高速串行接口與所述FPGA芯片連接，所述FPGA芯片內(nèi)部設(shè)有多個(gè)高速串行收發(fā)器核和對應(yīng)的多個(gè)協(xié)處理器MCU；所述FPGA內(nèi)嵌多個(gè)與各協(xié)處理器MCU相對應(yīng)的嵌入式存儲器；所述嵌入式存儲器配置為可以讀寫操作的雙端口模式，所述至少兩個(gè)CPU之間通過高速串行接口連接，所述至少兩個(gè)CPU通過標(biāo)準(zhǔn)高速光纖與外部的處理單板上的CPU實(shí)現(xiàn)互連。

2.根據(jù)權(quán)利要求1所述的數(shù)據(jù)中心的高速并行處理架構(gòu)，其特征在于，所述FPGA芯片內(nèi)由相對應(yīng)的高速串行收發(fā)器核、協(xié)處理器MCU和嵌入式存儲器依次連接組成的多路串行通道，各通道互相獨(dú)立。

3.根據(jù)權(quán)利要求1所述的數(shù)據(jù)中心的高速并行處理架構(gòu)，其特征在于，所述高速串行接口為Rapid IO接口。

4.根據(jù)權(quán)利要求1所述的數(shù)據(jù)中心的高速并行處理架構(gòu)，其特征在于，所述標(biāo)準(zhǔn)高速光纖為1000BASE-FX接口。