[發(fā)明專利]用于減少高濃度外延工藝中的位錯(cuò)缺陷的方法和系統(tǒng)

有效

• 申請?zhí)枺?/td>: 201510524163.4
• 申請日: 2015-08-24
• 公開（公告）號: CN105097554B
• 公開（公告）日: 2018-12-07
• 發(fā)明（設(shè)計(jì)）人: 李潤領(lǐng);周海鋒
• 申請（專利權(quán)）人: 上海華力微電子有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/8238;H01L21/20;H01L29/78;H01L27/092;H01L29/08
• 代理公司: 上海專利商標(biāo)事務(wù)所有限公司 31100
• 代理人: 徐偉

提供了利用半導(dǎo)體材料的應(yīng)力以改善器件性能的半導(dǎo)體器件，該半導(dǎo)體器件包括半導(dǎo)體結(jié)和半導(dǎo)體場效應(yīng)晶體管。還描述了用于制作半導(dǎo)體結(jié)構(gòu)的方法。提供了嵌入在半導(dǎo)體基底中的沒有位錯(cuò)缺陷的外延生長的結(jié)構(gòu)。該外延結(jié)構(gòu)可延伸超出半導(dǎo)體基底的表面并終結(jié)于面狀結(jié)構(gòu)。該外延結(jié)構(gòu)是使用在相鄰層之間提供連續(xù)轉(zhuǎn)換的多層生長工藝來形成的。

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體工藝及器件。

背景技術(shù)

自從早年德州儀器的Jack Kilby博士發(fā)明了集成電路之時(shí)起，科學(xué)家和工程師已經(jīng)在半導(dǎo)體器件和工藝方面作出了眾多發(fā)明和改進(jìn)。近50年來，半導(dǎo)體尺寸已經(jīng)有了明顯的降低，這導(dǎo)致了不斷增長的處理速度和不斷降低的功耗。迄今為止，半導(dǎo)體發(fā)展大致遵循著摩爾定律，摩爾定律大意是指密集集成電路中晶體管的數(shù)量約每兩年翻倍。現(xiàn)在，半導(dǎo)體工藝正在朝著20nm以下發(fā)展，并且一些公司正在著手14nm工藝。這里提供一個(gè)參考，硅原子約為0.2nm，這意味著通過20nm工藝制造出的兩個(gè)獨(dú)立組件之間的距離僅僅約為一百個(gè)硅原子。

半導(dǎo)體器件的制造因此變得越來越具有挑戰(zhàn)性，朝著物理上可能的極限推進(jìn)。華力微電子有限公司^TM是致力于半導(dǎo)體器件和工藝研發(fā)的領(lǐng)先的半導(dǎo)體制造公司之一。

半導(dǎo)體技術(shù)的近期發(fā)展之一是將硅鍺(SiGe)用在半導(dǎo)體制造中。例如，SiGe可被用于制造具有可調(diào)帶隙的互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)器件。對于基于SiGe的工藝，盡管已經(jīng)有一些常規(guī)技術(shù)，很遺憾這些技術(shù)出于以下提出的原因都是不足的。因此，需要改善的方法和系統(tǒng)。

發(fā)明內(nèi)容

本文描述了利用半導(dǎo)體材料的應(yīng)力以改善器件性能的半導(dǎo)體器件，該半導(dǎo)體器件包括半導(dǎo)體結(jié)和半導(dǎo)體場效應(yīng)晶體管。還描述了用于制作沒有或基本沒有位錯(cuò)缺陷的半導(dǎo)體結(jié)構(gòu)。例如，提供了嵌入在半導(dǎo)體基底中的沒有位錯(cuò)缺陷的外延生長結(jié)構(gòu)。示例性外延結(jié)構(gòu)延伸超出半導(dǎo)體基底的表面并且終結(jié)于面狀結(jié)構(gòu)。外延結(jié)構(gòu)是使用在相鄰層之間提供連續(xù)轉(zhuǎn)換的多層生長工藝來形成的。

外延多層結(jié)構(gòu)的益處在于不含位錯(cuò)缺陷，使得它們可有利地用在需要精細(xì)控制開關(guān)速度、漏泄電流和發(fā)熱的20nm和亞20nm半導(dǎo)體制造工藝中。另外，這些結(jié)構(gòu)任選地由二元或化合物半導(dǎo)體材料或半導(dǎo)體合金來形成，諸如由Si_1-xGe_x或Si_1-xC_x形成，以允許這些結(jié)構(gòu)被用在利用受應(yīng)力的硅來提高電氣和開關(guān)性能的晶體管技術(shù)中。任選地，C或Ge的濃度異常的高，C的濃度諸如介于0到5％之間，Ge的濃度諸如大于30％或介于30％到50％之間，從而相比于包括低C或Ge濃度的器件允許具有源于受應(yīng)力的器件的增強(qiáng)的性能。另外，所公開的器件和方法與高k柵極電介質(zhì)相兼容，從而提供了額外的性能優(yōu)勢。

柵極結(jié)構(gòu)較優(yōu)地形成在半導(dǎo)體基底的溝槽、溝道或凹陷區(qū)域中，諸如具有選自40.0nm和80.0nm之間的深度的凹陷區(qū)域中。在一個(gè)實(shí)施例中，凹陷區(qū)域是U形溝槽。為了形成場效應(yīng)晶體管(FET)器件，在相隔柵極溝道區(qū)域的凹陷區(qū)域中形成兩個(gè)多層結(jié)構(gòu)。將溝道區(qū)域放在該些多層結(jié)構(gòu)之間使得溝道區(qū)域中的壓力/應(yīng)力得到控制，以允許調(diào)節(jié)帶隙以及其他有益的性能特性。

在第一方面，本發(fā)明提供用于制作半導(dǎo)體結(jié)構(gòu)的方法。此方面的方法對于形成嵌入式半導(dǎo)體結(jié)構(gòu)以創(chuàng)建半導(dǎo)體結(jié)是有用的。此方面的方法還允許在半導(dǎo)體場效應(yīng)晶體管中創(chuàng)建嵌入式源極區(qū)域和漏極區(qū)域。在特定實(shí)施例中，此方面的方法包括提供具有凹陷區(qū)域的半導(dǎo)體基底層，在該凹陷區(qū)域中外延生長半導(dǎo)體的多個(gè)層以形成嵌入在該半導(dǎo)體基底層中的半導(dǎo)體多層。在示例性實(shí)施例中，該半導(dǎo)體多層沒有或基本沒有位錯(cuò)缺陷并且包括延伸超出該半導(dǎo)體基底層的表面的凸起特征，該凸起特征終結(jié)于面狀結(jié)構(gòu)。在實(shí)施例中，提供具有凹陷區(qū)域的半導(dǎo)體基底層包括提供半導(dǎo)體層，以及諸如通過以蝕刻工藝從半導(dǎo)體基底層移除材料來在該半導(dǎo)體層中形成該凹陷區(qū)域。在一些實(shí)施例中，該凹陷區(qū)域具有小于20nm或選自0.2nm至20nm的范圍的特征尺寸。