[發明專利]一種具有高精度低能耗特性的固定位寬乘法器

有效

• 申請號: 201510518528.2
• 申請日: 2015-08-21
• 公開（公告）號: CN105183424B
• 公開（公告）日: 2017-09-01
• 發明（設計）人: 賀雅娟;張子驥;李金朋;史興榮;甄少偉;羅萍;張波
• 申請（專利權）人: 電子科技大學
• 主分類號: G06F7/523
• 分類號: G06F7/523
• 代理公司: 成都點睛專利代理事務所(普通合伙)51232
• 代理人: 葛啟函

1.一種具有高精度低能耗特性的固定位寬乘法器，包括CSD編碼電路、高位部分積產生電路、低位補償電路和部分積壓縮電路；所述CSD編碼電路的輸入端接第一外部輸入數據，其輸出端接高位部分積產生電路的第一輸入端、低位補償電路的第一輸入端；所述高位部分積產生電路的第二輸入端接第二外部輸入數據，其輸出端接部分積壓縮電路的第一輸入端；所述低位補償電路的第二輸入端接第二外部輸入數據，其輸出端接部分積壓縮電路的第二輸入端；所述部分積壓縮電路的輸出端為固定位寬乘法器的輸出端；

所述CSD編碼電路用于接收固定字長的外部數據，所述第一外部輸入數據為乘法器的乘數，所述乘數為二進制數據，CSD編碼電路根據接收的二進制數據迭代產生輸出CSD編碼結果，將CSD編碼結果輸入到高位部分積產生電路的第一輸入端、低位補償電路的第一輸入端；具體為：所述的CSD編碼電路采用迭代的串行結構，其邏輯表達式如下：

di,m=bii=0(bi-1⊕bi)+di-1,m‾i≠0]]>

di,s=bi+1di,mi≠n-1de,mbibi-1‾i=n-1]]>

所述的b_i表示外部數據第i+1位二進制數，接CSD編碼電路的輸入端；所述的第i+1位CSD編碼的幅值位d_i,m和符號位d_i,s，作為CSD編碼電路的輸出端，接高位部分積產生電路的第一輸入端、低位補償電路的第一輸入端；

所述高位部分積產生電路用于產生乘法高位部分積，所述外部輸入數據為乘法器的被乘數，采用二進制數據，根據CSD編碼結果和外部輸入數據，通過并行運算得到高位的精確部分積結果；具體為：所述的高位部分積產生電路采用并行結構，第i行第j列的部分積產生邏輯表達式如下：

pi,j=di-1,m(di-1,s⊕aj-1)]]>

所述a_j-1表示外部輸入的被乘數第j位二進制數接高位部分積產生電路的第二輸入端，所述d_i-1,m和d_i-1,s作為CSD編碼電路第i+1位輸出接高位部分積產生電路的第一輸入端；所述的p_i,j表示第i+1行第j+1列的部分積，作為高位部分積產生電路的輸出端，接部分積壓縮電路的第一輸入端；

所述低位補償電路用于產生近似的乘法低位部分積，所述第二外部輸入數據為乘法器的被乘數輸入，所述被乘數為二進制數據，低位補償電路根據CSD編碼結果和第二外部輸入數據，產生用于擬合乘法的低位部分積結果；具體為：所述的低位補償電路由判斷產生模塊和低位部分積產生模塊構成；所述判斷產生模塊用于判斷下式中等號右側每一項數據為1的總個數，判斷的結果用sum表示，即：

sum=(d0,m|d1,m)+(d2,m|d3,m)+......+(dn-4,m|dn-3,m)+dn-2,s+dn-2,m(a0⊕dn-2,s)+a2]]>

其中，運算符|表示和運算，運算符表示異或運算，a₂表示外部輸入的被乘數第3位二進制數，接低位補償電路的第二輸入端，即判斷產生模塊的第一輸入端；所述d_i-1,m和d_i-1,s作為CSD編碼電路第i位輸出接低位補償電路的第一輸入端，在低位補償電路中接判斷產生模塊的第二輸入端；所述sum表示判斷產生模塊的數據輸出，接低位部分積產生模塊的輸入端；

所述低位部分積產生模塊用于產生近似的低位部分積，包括以下步驟：

a.取令l＝k-1；

b.判斷sum≥2^l+1是否成立，若是，則取c_l＝1，sum＝sum-2^l；若否，則取c_l＝0，令l＝l-1；

c.判斷l＝0是否成立，若是，則輸出c，其中c的第l-1位為c_l；若否，則回到步驟b；

所述sum表示低位部分積產生模塊的輸入端，接判斷產生模塊的數據輸出，所述c為一個k位二進制數，作為低位部分積產生模塊的輸出端，接低位補償電路的輸出端，接部分積壓縮電路的第二輸入端；

所述部分積壓縮電路用于壓縮高位部分積產生電路和低位補償電路產生的兩個部分積，從而減少乘法部分積的數量，最終輸出固定位寬乘法運算的結果。