[發(fā)明專(zhuān)利]一種高速接口

有效

• 申請(qǐng)?zhí)枺?/td>: 201510493896.6
• 申請(qǐng)日: 2015-08-12
• 公開(kāi)（公告）號(hào): CN105045744B
• 公開(kāi)（公告）日: 2019-07-05
• 發(fā)明（設(shè)計(jì)）人: 文君
• 申請(qǐng)（專(zhuān)利權(quán)）人: 上海斐訊數(shù)據(jù)通信技術(shù)有限公司
• 主分類(lèi)號(hào): G06F13/38
• 分類(lèi)號(hào): G06F13/38;G06F13/40
• 代理公司: 杭州千克知識(shí)產(chǎn)權(quán)代理有限公司 33246
• 代理人: 周希良

本發(fā)明公開(kāi)了一種高速接口，連接于一微處理器與一網(wǎng)絡(luò)控制芯片之間，包括：一發(fā)射接口、一接收接口和一調(diào)試端口，調(diào)試端口分別連接發(fā)射接口和接收接口，用以配置發(fā)射接口和/或接收接口的傳輸信號(hào)延時(shí)時(shí)間；發(fā)射接口包括復(fù)數(shù)條第一通道，每個(gè)第一通道設(shè)置一獨(dú)立的第一延時(shí)電路；接收接口包括復(fù)數(shù)條第二通道，每個(gè)第二通道設(shè)置一獨(dú)立的第二延時(shí)電路；第一延時(shí)電路及第二延時(shí)電路，用以補(bǔ)償微處理器與網(wǎng)絡(luò)控制芯片的時(shí)序差異將傳輸信號(hào)延時(shí)時(shí)間T1；和/或補(bǔ)償時(shí)序畸變將傳輸信號(hào)延時(shí)時(shí)間T2。采用高速接口可滿(mǎn)足微處理器和網(wǎng)絡(luò)控制芯片的時(shí)序要求，補(bǔ)償微處理器與網(wǎng)絡(luò)控制芯片的時(shí)序差異，以及補(bǔ)償因走線長(zhǎng)度引起的時(shí)序畸變。

技術(shù)領(lǐng)域

本發(fā)明涉及通信領(lǐng)域，尤其涉及一種可進(jìn)行時(shí)序補(bǔ)償?shù)母咚俳涌凇?/p>

背景技術(shù)

隨著嵌入式系統(tǒng)的高速度，高帶寬，高可靠性，高穩(wěn)定性的要求，對(duì)信號(hào)完整性的要求越來(lái)越高，時(shí)序的完整性作為信號(hào)完整性的重要組成部分，被越來(lái)越關(guān)注。GMII(Gigabit Media Independent Interface)吉比特介質(zhì)獨(dú)立接口，常用于微處理器與網(wǎng)絡(luò)控制芯片之間的通信。采用GMII接口通信時(shí)，由于時(shí)序異常會(huì)造成GMII接口通信時(shí)部分?jǐn)?shù)據(jù)丟失甚至GMII接口無(wú)法通信，時(shí)序異常的具體情況如下：

由于微處理器的數(shù)據(jù)發(fā)送時(shí)序與網(wǎng)絡(luò)控制芯片的接收時(shí)序存在一定的時(shí)序差異；或者微處理器的接收時(shí)序與網(wǎng)絡(luò)控制芯片的發(fā)送時(shí)序存在一定的時(shí)序差異；或者雖然微處理器的接收時(shí)序符合網(wǎng)絡(luò)控制芯片的發(fā)送時(shí)序但是由于PCB布線等因素引起時(shí)序畸變。如圖1所示，網(wǎng)絡(luò)控制芯片輸出的時(shí)鐘信號(hào)A與數(shù)據(jù)信號(hào)B在時(shí)鐘信號(hào)A的上升沿時(shí)，數(shù)據(jù)信號(hào)B處于不穩(wěn)定態(tài)，如果被微處理器接收，將會(huì)導(dǎo)致數(shù)據(jù)錯(cuò)誤或微處理器與網(wǎng)絡(luò)控制芯片無(wú)法通信。

目前對(duì)于GMII通信接口時(shí)序問(wèn)題常用的解決方案如下：

第一種方案：通過(guò)軟件配置或者硬件配置實(shí)現(xiàn)對(duì)時(shí)鐘信號(hào)進(jìn)行固定時(shí)間的延時(shí)。第一種方案只能針對(duì)時(shí)鐘信號(hào)，且延遲時(shí)間固定，既不能根據(jù)實(shí)際時(shí)鐘的PCB布線情況進(jìn)行靈活補(bǔ)償，也不能補(bǔ)償數(shù)據(jù)信號(hào)的時(shí)序，在應(yīng)用于板級(jí)GMII接口時(shí)更有局限性；

第二種方案：采用控制PCB布線長(zhǎng)度對(duì)時(shí)序進(jìn)行一定的微調(diào)。第二種方案只能微調(diào)信號(hào)中的時(shí)序差異，延遲時(shí)間的調(diào)整范圍有限，尤其在PCB面積和布板空間受限的情況下，無(wú)法通過(guò)控制走線長(zhǎng)度來(lái)滿(mǎn)足GMII接口的時(shí)序要求。另外由于設(shè)計(jì)前期缺乏有效的評(píng)估方式，只能依據(jù)設(shè)計(jì)經(jīng)驗(yàn)進(jìn)行信號(hào)線線長(zhǎng)的控制，在設(shè)計(jì)時(shí)需頻繁進(jìn)行設(shè)計(jì)變更，設(shè)計(jì)成本高；

第三種方案：在時(shí)鐘信號(hào)上增加旁路電容。第三種方案通過(guò)改變時(shí)鐘的斜率來(lái)微調(diào)時(shí)序差異，不僅延遲時(shí)間的調(diào)整范圍有限，而且在數(shù)據(jù)傳輸過(guò)程中容易因?yàn)闀r(shí)鐘邊沿的畸變導(dǎo)致數(shù)據(jù)收發(fā)時(shí)序異常，引發(fā)數(shù)據(jù)丟失，系統(tǒng)的穩(wěn)定性差。

發(fā)明內(nèi)容

針對(duì)現(xiàn)有的GMII接口通信存在的上述問(wèn)題，現(xiàn)提供一種旨在實(shí)現(xiàn)補(bǔ)償微處理器與網(wǎng)絡(luò)控制芯片的時(shí)序差異及時(shí)序畸變的高速接口。

具體技術(shù)方案如下：

一種高速接口，連接于一微處理器與一網(wǎng)絡(luò)控制芯片之間，包括：一發(fā)射接口、一接收接口和一調(diào)試端口，所述調(diào)試端口分別連接所述發(fā)射接口和所述接收接口，用以配置所述發(fā)射接口和/或所述接收接口的傳輸信號(hào)延時(shí)時(shí)間；

所述發(fā)射接口包括復(fù)數(shù)條第一通道，每個(gè)所述第一通道設(shè)置一獨(dú)立的第一延時(shí)電路；

所述接收接口包括復(fù)數(shù)條第二通道，每個(gè)所述第二通道設(shè)置一獨(dú)立的第二延時(shí)電路；

所述第一延時(shí)電路及所述第二延時(shí)電路，用以補(bǔ)償所述微處理器與所述網(wǎng)絡(luò)控制芯片的時(shí)序差異將傳輸信號(hào)延時(shí)時(shí)間T1；和/或

補(bǔ)償時(shí)序畸變將傳輸信號(hào)延時(shí)時(shí)間T2。

優(yōu)選的，所述復(fù)數(shù)條第一通道包括一發(fā)射時(shí)鐘通道，所述發(fā)射時(shí)鐘通道連接于所述微處理器的時(shí)鐘控制邏輯模塊與所述網(wǎng)絡(luò)控制芯片之間，用以傳輸時(shí)鐘信號(hào)；