[發明專利]一種高速接口

有效

• 申請號: 201510493896.6
• 申請日: 2015-08-12
• 公開（公告）號: CN105045744B
• 公開（公告）日: 2019-07-05
• 發明（設計）人: 文君
• 申請（專利權）人: 上海斐訊數據通信技術有限公司
• 主分類號: G06F13/38
• 分類號: G06F13/38;G06F13/40
• 代理公司: 杭州千克知識產權代理有限公司 33246
• 代理人: 周希良

1.一種高速接口，連接于一微處理器與一網絡控制芯片之間，其特征在于，包括：一發射接口、一接收接口和一調試端口，所述調試端口分別連接所述發射接口和所述接收接口，用以配置所述發射接口和/或所述接收接口的傳輸信號延時時間；所述發射接口包括復數條第一通道，每個所述第一通道設置一獨立的第一延時電路；

所述接收接口包括復數條第二通道，每個所述第二通道設置一獨立的第二延時電路；

所述第一延時電路及所述第二延時電路，用以補償所述微處理器與所述網絡控制芯片的時序差異將傳輸信號延時時間T1；和/或

補償時序畸變將傳輸信號延時時間T2；

所述復數條第一通道包括一發射時鐘通道，所述發射時鐘通道連接于所述微處理器的時鐘控制邏輯模塊與所述網絡控制芯片之間，用以傳輸時鐘信號；

所述發射時鐘通道對應的所述第一延時電路為時鐘可編程的延時電路；

所述復數條第一通道包括N條發射數據位通道，所述N條發射數據位通道連接于所述微處理器的發送數據緩存模塊與所述網絡控制芯片之間，用以傳輸數據位信號；

每條所述發射數據位通道對應的所述第一延時電路為獨立的數據位可編程的延時電路。

2.如權利要求1所述的高速接口，其特征在于，所述發射時鐘通道對應的所述第一延時電路兩端并聯一獨立的第一延時開關，所述第一延時開關可控制地使所述發射時鐘通道對應的所述第一延時電路短路。

3.如權利要求1所述的高速接口，其特征在于，每條所述發射數據位通道對應的所述第一延時電路兩端均并聯一獨立的第二延時開關，每個所述第二延時開關可控制地使相應的所述發射數據位通道對應的所述第一延時電路短路。

4.如權利要求1所述的高速接口，其特征在于，所述復數條第二通道包括一接收時鐘通道，所述接收時鐘通道連接于所述微處理器的時鐘控制邏輯模塊與所述網絡控制芯片之間，用以傳輸時鐘信號；

所述接收時鐘通道對應的所述第二延時電路為時鐘可編程的延時電路。

5.如權利要求4所述的高速接口，其特征在于，所述接收時鐘通道對應的所述第二延時電路兩端并聯一獨立的第三延時開關，所述第三延時開關可控制地使所述接收時鐘通道對應的所述第二延時電路短路。

6.如權利要求1所述的高速接口，其特征在于，所述復數條第二通道包括N條接收數據位通道，所述N條接收數據位通道連接于所述微處理器的接收數據緩存模塊與所述網絡控制芯片之間，用以傳輸數據位信號；

每條所述接收數據位通道對應的所述第二延時電路為獨立的數據位可編程的延時電路。

7.如權利要求6所述的高速接口，其特征在于，每條所述接收數據位通道對應的所述第二延時電路兩端均并聯一獨立的第四延時開關，每個所述第四延時開關可控制地使相應的所述接收數據位通道對應的所述第二延時電路短路。

8.如權利要求1所述的高速接口，其特征在于，所述發射接口還包括一發射使能通道，用以傳輸發射使能信號，和/或一發射錯誤通道，用以傳輸發射錯誤信號；和/或

所述接收接口還包括一接收使能通道，用以傳輸接收使能信號，和/或一接收錯誤通道，用以傳輸接收錯誤信號。