[發(fā)明專利]細(xì)胞陣列計(jì)算系統(tǒng)

有效

• 申請(qǐng)?zhí)枺?/td>: 201510456225.2
• 申請(qǐng)日: 2015-07-29
• 公開(kāi)（公告）號(hào): CN105718991B
• 公開(kāi)（公告）日: 2019-02-19
• 發(fā)明（設(shè)計(jì)）人: 戴瑾;郭一民;王踐識(shí)
• 申請(qǐng)（專利權(quán)）人: 上海磁宇信息科技有限公司
• 主分類(lèi)號(hào): G06N3/00
• 分類(lèi)號(hào): G06N3/00;G06F15/163
• 代理公司: 上海容慧專利代理事務(wù)所(普通合伙) 31287
• 代理人: 于曉菁

一種細(xì)胞陣列計(jì)算系統(tǒng)，包括：主控CPU、細(xì)胞陣列、細(xì)胞陣列總線和至少一個(gè)內(nèi)存單元陣列；細(xì)胞陣列是由一個(gè)以上兼具計(jì)算和存儲(chǔ)功能的細(xì)胞組成的二維陣列，其中每一個(gè)細(xì)胞包括微處理器和非易失隨機(jī)存儲(chǔ)器；內(nèi)存單元陣列是由一個(gè)以上內(nèi)存單元組成的二維陣列，細(xì)胞陣列與所有內(nèi)存單元陣列疊合形成三維結(jié)構(gòu)，每個(gè)內(nèi)存單元陣列中的內(nèi)存單元與細(xì)胞陣列中的細(xì)胞一一對(duì)應(yīng)地相連；所述內(nèi)存單元配合所述非易失隨機(jī)存儲(chǔ)器共同用于所述微處理器計(jì)算時(shí)所涉及數(shù)據(jù)的隨機(jī)存取；主控CPU通過(guò)細(xì)胞陣列總線與細(xì)胞陣列中每個(gè)細(xì)胞進(jìn)行通信；相鄰細(xì)胞間有通信接口，能相互發(fā)送數(shù)據(jù)。本發(fā)明能克服現(xiàn)有計(jì)算機(jī)架構(gòu)因CPU與內(nèi)存、存儲(chǔ)之間存在的通信瓶頸，提升系統(tǒng)整體性能。

技術(shù)領(lǐng)域

本發(fā)明涉及計(jì)算機(jī)及計(jì)算機(jī)應(yīng)用技術(shù)領(lǐng)域，特別涉及一種細(xì)胞陣列計(jì)算系統(tǒng)。

背景技術(shù)

通常來(lái)說(shuō)，一臺(tái)計(jì)算機(jī)主要包括三個(gè)核心部分：中央處理器(CPU，CentralProcessing Unit)、內(nèi)存和存儲(chǔ)。

經(jīng)過(guò)一些世界頂級(jí)公司的不懈努力，CPU已經(jīng)演變成極度復(fù)雜的半導(dǎo)體芯片。頂級(jí)的CPU內(nèi)核內(nèi)部的MOS管數(shù)目可以超過(guò)一億個(gè)。目前的產(chǎn)業(yè)趨勢(shì)是受制于功耗，CPU的運(yùn)行頻率已經(jīng)很難再提高。已經(jīng)極度復(fù)雜的現(xiàn)代CPU，運(yùn)行效率同樣很難再提高。新的CPU產(chǎn)品，越來(lái)越多地朝多核方向演進(jìn)。

在內(nèi)存方面，目前居于統(tǒng)治地位的是動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM，Dynamic RandomAccess Memory)技術(shù)。DRAM可以快速隨機(jī)讀寫(xiě)，但卻不能在斷電的情況下保持內(nèi)容。實(shí)際上，即使在通電的情況下，它也會(huì)由于內(nèi)部用于儲(chǔ)存信息的電容器的漏電而丟失信息，必須周期性地自刷新。

在存儲(chǔ)方面，NAND閃存技術(shù)正在逐步取代傳統(tǒng)硬盤(pán)。閃存所依賴的浮置柵極(floating gate)技術(shù)，雖然能夠在斷電的情況下保持內(nèi)容，但寫(xiě)入(將‘1’改寫(xiě)為‘0’)的速度很慢，擦除(將‘0’改寫(xiě)為‘1’)的速度更慢，無(wú)法像DRAM那樣用于對(duì)計(jì)算的直接支持。它被制作成塊設(shè)備(block device)，必須整塊一起擦除，一個(gè)塊(block)包含很多頁(yè)(page)，擦除后每頁(yè)可以進(jìn)行寫(xiě)入操作。NAND的另外一個(gè)問(wèn)題是具有有限的壽命。

DRAM和NAND閃存，以及CPU的邏輯電路，雖然都是基于CMOS半導(dǎo)體工藝生產(chǎn)的，但這三者的工藝彼此并不兼容。于是，計(jì)算機(jī)的三個(gè)核心部分無(wú)法在一個(gè)芯片上共存，這深刻地影響了現(xiàn)代計(jì)算機(jī)的架構(gòu)。

現(xiàn)有技術(shù)中的計(jì)算機(jī)架構(gòu)如圖1所示，圖1中示出多個(gè)CPU內(nèi)核，分別為CPU1、CPU2、CPU3、……、CPUn，每個(gè)CPU內(nèi)核一般具有相應(yīng)的一級(jí)緩存(L1Cache)，根據(jù)需要還可以進(jìn)一步為每個(gè)CPU內(nèi)核配備相應(yīng)的二級(jí)緩存(L2Cache)、三級(jí)緩存(L3Cache)。DRAM與各個(gè)CPU內(nèi)核之間通過(guò)雙倍速率(DDR，Double Data Rate)接口進(jìn)行通信，硬盤(pán)(HD，Hard Disk)或固態(tài)硬盤(pán)(SSD，Solid State Drives)與各個(gè)CPU內(nèi)核之間則通過(guò)外圍設(shè)備接口進(jìn)行通信。

一方面，CPU在向多核的方向發(fā)展，另一方面內(nèi)存和存儲(chǔ)都在另外的芯片里。多核CPU吞吐信息量成比例增加，與內(nèi)存、存儲(chǔ)的通信就越來(lái)越成為系統(tǒng)性能的瓶頸。為了緩解通信瓶頸，CPU不得不采用越來(lái)越大的多級(jí)緩存。緩存是把內(nèi)存中的內(nèi)容復(fù)制，通常是用成本比DRAM高得多但速度更快的靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM，Static Random AccessMemory)設(shè)計(jì)的。這樣的架構(gòu)，費(fèi)效比非常的差。半導(dǎo)體芯片的成本由其硅片的面積決定，而傳統(tǒng)計(jì)算機(jī)架構(gòu)帶來(lái)的性能提升與其硅片面積的增加遠(yuǎn)遠(yuǎn)不成比例。

發(fā)明內(nèi)容

本發(fā)明要解決的問(wèn)題是現(xiàn)有技術(shù)中的計(jì)算機(jī)架構(gòu)因CPU與內(nèi)存、存儲(chǔ)之間存在的通信瓶頸而影響計(jì)算機(jī)整體性能的提升，并使費(fèi)效比較差。