[發(fā)明專利]細(xì)胞陣列計算系統(tǒng)

有效

• 申請?zhí)枺?/td>: 201510456225.2
• 申請日: 2015-07-29
• 公開（公告）號: CN105718991B
• 公開（公告）日: 2019-02-19
• 發(fā)明（設(shè)計）人: 戴瑾;郭一民;王踐識
• 申請（專利權(quán)）人: 上海磁宇信息科技有限公司
• 主分類號: G06N3/00
• 分類號: G06N3/00;G06F15/163
• 代理公司: 上海容慧專利代理事務(wù)所(普通合伙) 31287
• 代理人: 于曉菁

1.一種細(xì)胞陣列計算系統(tǒng)，其特征在于，包括：主控CPU、細(xì)胞陣列、細(xì)胞陣列總線和至少一個內(nèi)存單元陣列，所述細(xì)胞陣列和所述細(xì)胞陣列總線集成于一個芯片中；

所述細(xì)胞陣列是由一個以上兼具計算和存儲功能的細(xì)胞組成的二維陣列，其中每一個細(xì)胞包括微處理器和非易失隨機(jī)存儲器；所述非易失隨機(jī)存儲器用于所述微處理器計算時所涉及數(shù)據(jù)的隨機(jī)存取，還用于存儲軟件的指令代碼和需要永久保存的數(shù)據(jù)；

所述內(nèi)存單元陣列是由一個以上內(nèi)存單元組成的二維陣列，所述細(xì)胞陣列與所有內(nèi)存單元陣列疊合形成三維結(jié)構(gòu)，每個內(nèi)存單元陣列中的內(nèi)存單元與所述細(xì)胞陣列中的細(xì)胞一一對應(yīng)地相連；所述內(nèi)存單元用于所述微處理器計算時所涉及數(shù)據(jù)的隨機(jī)存取；

每一個細(xì)胞儲存各自在所述細(xì)胞陣列中的位置作為ID以供細(xì)胞中的軟件或硬件讀取；

所述主控CPU通過所述細(xì)胞陣列總線與所述細(xì)胞陣列中的每一個細(xì)胞進(jìn)行通信；

所述細(xì)胞陣列中的相鄰細(xì)胞之間有通信接口，能在細(xì)胞內(nèi)指令軟件控制下相互發(fā)送數(shù)據(jù)。

2.根據(jù)權(quán)利要求1所述的細(xì)胞陣列計算系統(tǒng)，其特征在于，所述主控CPU通過所述細(xì)胞陣列總線與所述細(xì)胞陣列中的每一個細(xì)胞進(jìn)行的通信包括以下情況中的至少一種：

按地址讀寫所述細(xì)胞陣列中任一細(xì)胞的非易失隨機(jī)存儲器或相應(yīng)的內(nèi)存單元；

將數(shù)據(jù)廣播到目標(biāo)區(qū)域內(nèi)每一個細(xì)胞的非易失隨機(jī)存儲器或相應(yīng)的內(nèi)存單元，并寫入該目標(biāo)區(qū)域內(nèi)每一個細(xì)胞的非易失隨機(jī)存儲器或相應(yīng)的內(nèi)存單元中相同的相對地址；

給所述細(xì)胞陣列中任一細(xì)胞的微處理器發(fā)送指令、發(fā)送數(shù)據(jù)或讀取狀態(tài)；

給目標(biāo)區(qū)域內(nèi)所有細(xì)胞的微處理器廣播指令。

3.根據(jù)權(quán)利要求1所述的細(xì)胞陣列計算系統(tǒng)，其特征在于，所述細(xì)胞陣列中的細(xì)胞還包括總線控制器和細(xì)胞內(nèi)部總線，所述細(xì)胞內(nèi)部總線連接所述微處理器、非易失隨機(jī)存儲器以及與本細(xì)胞相對應(yīng)的內(nèi)存單元，所述總線控制器與所述細(xì)胞陣列總線、微處理器以及細(xì)胞內(nèi)部總線相連，所述總線控制器用于識別所述主控CPU與本細(xì)胞之間進(jìn)行的通信，連接所述微處理器以傳遞所述主控CPU發(fā)送的指令或數(shù)據(jù)、狀態(tài)讀取，或者通過所述細(xì)胞內(nèi)部總線連接所述非易失隨機(jī)存儲器或與本細(xì)胞相對應(yīng)的內(nèi)存單元進(jìn)行數(shù)據(jù)的讀寫操作。

4.根據(jù)權(quán)利要求1所述的細(xì)胞陣列計算系統(tǒng)，其特征在于，所述細(xì)胞陣列中的任意兩個細(xì)胞之間能進(jìn)行通信，參與細(xì)胞間通信的細(xì)胞包含起點細(xì)胞、終點細(xì)胞和中轉(zhuǎn)細(xì)胞，所述起點細(xì)胞為向所述終點細(xì)胞發(fā)出數(shù)據(jù)的細(xì)胞，所述終點細(xì)胞為最終接收所述起點細(xì)胞所發(fā)數(shù)據(jù)的細(xì)胞，所述中轉(zhuǎn)細(xì)胞為沿細(xì)胞間通信路徑依次相鄰且通過所述通信接口中轉(zhuǎn)所述起點細(xì)胞所發(fā)數(shù)據(jù)的細(xì)胞，所述細(xì)胞間通信路徑是由所述起點細(xì)胞、中轉(zhuǎn)細(xì)胞和終點細(xì)胞所構(gòu)成的數(shù)據(jù)收發(fā)路徑。

5.根據(jù)權(quán)利要求4所述的細(xì)胞陣列計算系統(tǒng)，其特征在于，所述細(xì)胞陣列中的任一細(xì)胞還能作為所述起點細(xì)胞向目標(biāo)區(qū)域內(nèi)的所有細(xì)胞進(jìn)行群發(fā)通信，參與所述群發(fā)通信且位于目標(biāo)區(qū)域內(nèi)的細(xì)胞作為所述起點細(xì)胞、或作為所述終點細(xì)胞、或同時作為所述中轉(zhuǎn)細(xì)胞和終點細(xì)胞，參與所述群發(fā)通信且位于目標(biāo)區(qū)域外的細(xì)胞作為所述起點細(xì)胞或中轉(zhuǎn)細(xì)胞。

6.根據(jù)權(quán)利要求4或5所述的細(xì)胞陣列計算系統(tǒng)，其特征在于，所述細(xì)胞陣列中還設(shè)有至少一個專職輸出細(xì)胞，所述專職輸出細(xì)胞作為所述終點細(xì)胞接收并存儲其他細(xì)胞給所述主控CPU的輸出數(shù)據(jù)，并以中斷信號通知所述主控CPU讀取所述輸出數(shù)據(jù)。

7.根據(jù)權(quán)利要求4或5所述的細(xì)胞陣列計算系統(tǒng)，其特征在于，所述細(xì)胞陣列中的細(xì)胞還包括與所述微處理器相連的網(wǎng)絡(luò)控制器，所述網(wǎng)絡(luò)控制器用于在進(jìn)行細(xì)胞間通信時，對發(fā)出的數(shù)據(jù)、中轉(zhuǎn)的數(shù)據(jù)或者最終接收的數(shù)據(jù)進(jìn)行收發(fā)控制，還用于向所述微處理器發(fā)送中斷信號。