[發(fā)明專利]基于FPGA的接口信號(hào)重映射方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201510455979.6
• 申請(qǐng)日: 2015-07-29
• 公開（公告）號(hào): CN105117360B
• 公開（公告）日: 2019-01-04
• 發(fā)明（設(shè)計(jì)）人: 張堅(jiān);姜群興;王曉凱
• 申請(qǐng)（專利權(quán)）人: 國(guó)核自儀系統(tǒng)工程有限公司
• 主分類號(hào): G06F13/40
• 分類號(hào): G06F13/40
• 代理公司: 上海申匯專利代理有限公司 31001
• 代理人: 俞宗耀;朱逸

一種基于FPGA的接口信號(hào)重映射方法，涉及核電系統(tǒng)技術(shù)領(lǐng)域，所解決的是現(xiàn)有方法可靠性、可讀性及可調(diào)試性差的技術(shù)問(wèn)題。該方法將FPGA芯片的內(nèi)部可編程邏輯分為兩個(gè)獨(dú)立模塊，其中的一個(gè)模塊為IO模塊，另一個(gè)模塊為Core模塊，利用IO模塊處理FPGA芯片外部信號(hào)輸入輸出FPGA芯片內(nèi)部所面臨的信號(hào)偏移，及線路復(fù)用所導(dǎo)致的信號(hào)沖突，數(shù)據(jù)傳輸過(guò)程中的亞穩(wěn)態(tài)，異步時(shí)鐘域之間的數(shù)據(jù)傳輸錯(cuò)誤；利用Core模塊進(jìn)行邏輯處理及計(jì)算；并將FPGA芯片外部的主時(shí)鐘信號(hào)通過(guò)FPGA芯片的全局時(shí)鐘引腳引入FPGA芯片。本發(fā)明提供的方法，適用于核電保護(hù)系統(tǒng)平臺(tái)。

技術(shù)領(lǐng)域

本發(fā)明涉及核電系統(tǒng)技術(shù)，特別是涉及一種基于FPGA的接口信號(hào)重映射方法的技術(shù)。

背景技術(shù)

FPGA技術(shù)具有結(jié)構(gòu)規(guī)則、可靠性高等優(yōu)點(diǎn)，儀控系統(tǒng)領(lǐng)域越來(lái)越多地采用FPGA技術(shù)實(shí)現(xiàn)各種通信協(xié)議、邏輯處理及控制等功能。在FPGA芯片使用場(chǎng)合，需要將芯片外部的信號(hào)引入芯片內(nèi)部進(jìn)行處理，在這個(gè)過(guò)程中可能會(huì)產(chǎn)生主時(shí)鐘信號(hào)偏移、單根信號(hào)線輸入輸出雙向數(shù)據(jù)信號(hào)導(dǎo)致的數(shù)據(jù)沖突、異步復(fù)位信號(hào)導(dǎo)致寄存器輸出亞穩(wěn)態(tài)、異步時(shí)鐘域之間數(shù)據(jù)信號(hào)傳輸速錯(cuò)誤、FPGA芯片內(nèi)部的信號(hào)名可讀性差等問(wèn)題。

關(guān)于雙向數(shù)據(jù)信號(hào)的傳輸方面，公開號(hào)為CN101833431A的中國(guó)專利公開了一種基于FPGA實(shí)現(xiàn)的雙向高速FIFO存儲(chǔ)器，該該雙向高速FIFO存儲(chǔ)器包括第一異步總線接口模塊、第一通信信箱、第一單向異步FIFO讀寫模塊、第二異步總線接口模塊、第二通信信箱和第二單向異步FIFO讀寫模塊；能夠?qū)崿F(xiàn)可編程邏輯的輸出線寬，同步或異步的輸入輸出時(shí)鐘，雙向信箱通信功能。其利用FPGA實(shí)現(xiàn)雙向FIFO，具有穩(wěn)定、速度快、易于實(shí)現(xiàn)及占用資源少的優(yōu)點(diǎn)，同時(shí)易于與其他邏輯功能集成，從而可以有效提高系統(tǒng)集成度減小系統(tǒng)尺寸降低功耗。另外，文獻(xiàn)《FPGA中雙向端口I/O的研究》針對(duì)現(xiàn)場(chǎng)可編程門陣列(FPGA)芯片的特點(diǎn)，研究FPGA中雙向端口I/O的設(shè)計(jì)，同時(shí)給出仿真初始化雙向端口I/O的方法。采用這種雙向端口的設(shè)計(jì)方法，選用Xilinx的Spartan2E芯片設(shè)計(jì)一個(gè)多通道圖像信號(hào)處理系統(tǒng)。

關(guān)于異步時(shí)鐘域之間數(shù)據(jù)信號(hào)的傳輸方面，申請(qǐng)?zhí)枮?01010547869.X的中國(guó)專利文獻(xiàn)公開了一種基于FPGA的單中斷實(shí)時(shí)數(shù)據(jù)傳輸方法，該方法是將多個(gè)異步數(shù)據(jù)源的數(shù)據(jù)經(jīng)過(guò)基于FPGA的單中斷數(shù)據(jù)傳輸設(shè)備進(jìn)行緩存，再發(fā)送到上位機(jī)的一種實(shí)時(shí)數(shù)據(jù)傳輸方法，屬于實(shí)時(shí)信號(hào)處理技術(shù)領(lǐng)域。該方法首先根據(jù)不丟失數(shù)據(jù)下數(shù)據(jù)傳輸條件不等式選擇合適的中斷周期，然后在FPGA內(nèi)部創(chuàng)建數(shù)據(jù)緩沖區(qū)，并且創(chuàng)建各數(shù)據(jù)緩沖區(qū)的寫狀態(tài)寄存器，接著根據(jù)緩沖區(qū)發(fā)出的半滿和全滿信號(hào)來(lái)產(chǎn)生一個(gè)周期性中斷信號(hào)，上位機(jī)通過(guò)響應(yīng)這個(gè)周期信號(hào)來(lái)觸發(fā)中斷服務(wù)程序從而完成實(shí)時(shí)連續(xù)傳輸目的。該方法相比多中斷源觸發(fā)方式，降低了軟硬件編程調(diào)試的復(fù)雜度并且提高了系統(tǒng)的可靠性，由于每次中斷產(chǎn)生的數(shù)據(jù)量大小相對(duì)穩(wěn)定，故數(shù)據(jù)更便于集中進(jìn)行批量傳輸和后處理。

關(guān)于FPGA芯片的全局復(fù)位信號(hào)處理方面，授權(quán)公告號(hào)為CN201805409U的中國(guó)專利公開了一種FPGA系統(tǒng)的復(fù)位電路，該電路實(shí)現(xiàn)了系統(tǒng)的可靠復(fù)位，提高了復(fù)位后系統(tǒng)的穩(wěn)定性。該電路包括復(fù)位芯片和所述復(fù)位芯片的手控復(fù)位管腳相連接的復(fù)位支路，所述復(fù)位支路產(chǎn)生低電平信號(hào)，從而控制所述復(fù)位芯片產(chǎn)生作為系統(tǒng)復(fù)位信號(hào)的低電平信號(hào)。

但是，目前的核電儀控系統(tǒng)FPGA設(shè)計(jì)中，主時(shí)鐘信號(hào)傳輸、雙向數(shù)據(jù)傳輸信號(hào)傳輸、異步時(shí)鐘域之間的數(shù)據(jù)傳輸、異步復(fù)位信號(hào)的傳輸以及不同信號(hào)名之間的映射都處于不同的功能模塊內(nèi)部，具有可讀性及可調(diào)試性較差的缺陷，不利于FPGA的模塊化設(shè)計(jì)及調(diào)試，也沒(méi)有適用于核電保護(hù)系統(tǒng)平臺(tái)領(lǐng)域的，能將保護(hù)系統(tǒng)平臺(tái)中FPGA芯片所有外部信號(hào)可靠地傳入FPGA芯片內(nèi)部的技術(shù)。基于FPGA的保護(hù)系統(tǒng)平臺(tái)的研發(fā)急需在一個(gè)功能模塊解決上述問(wèn)題，使得FPGA內(nèi)部的邏輯模塊可以專注于執(zhí)行通信、算術(shù)運(yùn)算、邏輯處理等功能，提高其可靠性、可讀性及可調(diào)試性。

發(fā)明內(nèi)容