[發明專利]SOI叉指結構襯底Ⅲ?Ⅴ族材料溝道薄膜晶體管及制備方法

有效

• 申請號: 201510433864.7
• 申請日: 2015-07-22
• 公開（公告）號: CN105070763B
• 公開（公告）日: 2017-10-03
• 發明（設計）人: 呂奇峰;韓偉華;洪文婷;楊富華
• 申請（專利權）人: 中國科學院半導體研究所
• 主分類號: H01L29/786
• 分類號: H01L29/786;H01L21/336
• 代理公司: 中科專利商標代理有限責任公司11021
• 代理人: 任巖

技術領域

本發明涉及半導體器件制作技術領域，具體涉及一種SOI叉指結構襯底III-V族材料溝道薄膜晶體管及制備方法。

背景技術

為了應對如今半導體行業對于高運算速度，低功耗和小型化的需求，III-V族材料與硅基材料結合形成高遷移率晶體管成為了下一代集成電路發展方向之一。III-V族材料作為直接帶隙半導體有良好的光學性質，同時相對于Si材料，電子遷移率方面更是優勢明顯，InAs的電子遷移率比Si高10倍以上。然而，Si材料由于其成熟的工藝，便宜的價格仍會在工業中長時間廣泛應用。但由于Si與III-V族材料的晶格失配和熱失配問題，二者異質界面容易產生位錯影響晶格結構和電學光學性質，通過形成叉指結構減小III-V族材料與Si的接觸面積，使失配產生的應力得到充分釋放，得到的異質材料只要小于一個臨界值就能得到無缺陷的器件?，F在有不少關于III-V族縱向連接結構，而為了更好地與Si的平面工藝相結合，這里我們設計了橫向結構的薄膜晶體管。

利用選區生長的方式可以得到高密度且直徑可控的垂直納米線結構，然而垂直的納米線結構與現在主流的平面硅工藝并不兼容，同時難以做到小型化?，F有的水平納米線工藝是先得到垂直的納米線，再轉移到基板上制作電路。然而這種方法工藝復雜且無法精確定位。在科研中，已有對GaAs納米線上生長無缺陷的InAs異質外延材料的實踐?？梢詫⒋朔椒ㄒ浦驳焦杓{米線上，在硅納米線上異質外延生長III-V族材料薄膜以獲得薄膜晶體管結構。

本發明提出了一種在SOI襯底上形成周期性分布的源漏叉指型硅亞微 米線，在亞微米線上異質外延生長III-V族材料使相鄰兩亞微米線(源漏)相連形成MOS結構的方法，為III-V族材料與Si的異質外延生長提供了新的思路。

發明內容

本發明的主要目的是提供一種SOI叉指結構襯底III-V族材料溝道薄膜晶體管及制備方法，可以實現平面薄膜晶體管的制備。

為達到上述目的，本發明提供一種SOI叉指結構襯底的III-V族材料溝道薄膜晶體管，包括：

一SOI襯底，該SOI襯底的頂層硅上的一側包括一源區，另一側為漏區，中間為硅亞微米線，該硅亞微米線為叉指結構；

一絕緣介質層，該絕緣介質層制作在該源區和漏區的表面，該源區和漏區上的絕緣介質層上分別開有電極窗口，該絕緣介質層的材料為SiO₂，厚度為5-20nm；

一III-V族材料薄膜，其制作在叉指結構的硅亞微米線上；

一柵介質層，該柵介質層制作在該III-V族材料薄膜的表面；

一源電極，該源電極制作在該源區電極窗口內，該源電極與SOI襯底的頂層硅接觸；

一漏電極，該漏電極制作在該漏區介質層窗口內，該漏電極與SOI襯底的頂層硅接觸；以及

一柵電極，該柵電極制作于柵介質層上。

為達到上述目的，本發明還提供了一種SOI叉指結構襯底的III-V族材料溝道薄膜晶體管的制備方法，包括如下步驟：

步驟1：選取未摻雜的SOI襯底，該SOI襯底的頂層硅為(110)晶面，在SOI襯底的頂層硅的表面制作厚度為5nm-20nm的絕緣介質層；

步驟2：對SOI襯底的頂層硅表面采用離子注入方式對SOI襯底進行N型摻雜；

步驟3：快速熱退火激活摻雜原子；

步驟4：在絕緣介質層上刻蝕出有源區和漏區；

步驟5：在源區和漏區之間、SOI襯底的頂層硅上刻蝕出硅亞微米線， 該硅亞微米線為叉指結構；

步驟6：在硅亞微米線的頂面和側壁上外延生長厚度為50nm-200nm的III-V族材料薄膜，并實現叉指結構區域的整體覆蓋；

步驟7：對III-V族材料薄膜頂面采用(NH₄)₂S溶液進行表面鈍化處理；

步驟8：在III-V材料薄膜的表面上生長柵介質層；

步驟9：在源區和漏區上的絕緣介質層上制作電極窗口，并在電極窗口中分別制作源電極和漏電極，該源電極和漏電極與SOI襯底的頂層硅接觸；

步驟10：在柵介質層上制作柵電極，完成器件的制備。

從上述技術方案可以看出，本發明具有以下有益效果：