[發明專利]一種制作鎳硅化物的方法有效

申請號：	201510367130.3	申請日：	2015-06-29
公開（公告）號：	CN104952800B	公開（公告）日：	2018-01-02
發明（設計）人：	鮑宇	申請（專利權）人：	上海華力微電子有限公司
主分類號：	H01L21/8238	分類號：	H01L21/8238;H01L21/28;H01L29/78
代理公司：	上海天辰知識產權代理事務所(特殊普通合伙)31275	代理人：	吳世華,陳慧弘
地址：	201210 上海市浦***	國省代碼：	上海;31
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摘要：
搜索關鍵詞：	一種制作鎳硅化物方法
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【說明書】：

技術領域

本發明涉及半導體集成電路制造技術領域，更具體地，涉及一種制作鎳硅化物的方法。

背景技術

在半導體制造技術中，金屬硅化物由于具有較低的電阻率且與其他材料具有很好的粘合性而被廣泛應用于源/漏接觸和柵極接觸來降低接觸電阻。高熔點的金屬例如Ti、Co、Ni等通過一步或多步退火工藝，與硅發生反應即可生成低電阻率的金屬硅化物。隨著半導體工藝水平的不斷提高，特別是在45nm及其以下技術節點，為了獲得更低的接觸電阻，鎳及鎳的合金(例如NiPt)已成為形成金屬硅化物的主要材料。

隨著超大規模集成電路特征尺寸的微縮化持續發展，場效應晶體管的尺寸也隨之越來越小，且操作的速度也越來越快。如何有效提高電子輸運性能，改善電路元件的驅動電流正顯得日益重要。通過提高溝道區的載流子遷移率，能夠增大CMOS器件的驅動電流，提高器件的性能。而提高載流子遷移率的一種有效機制是在溝道區中產生應力。

一般而言，硅中電子的遷移率隨著沿電子遷移方向的拉應力的增加而增加，并隨著壓應力的增加而減少；相反，硅中帶正電的空穴的遷移率隨著空穴移動方向的壓應力的增加而增大，并隨著拉應力的增加而減少。因此，可以通過在溝道中引入適當的壓應力和拉應力，來分別提高PMOS的空穴遷移率和NMOS的電子遷移率。例如，在PMOS器件的制造工藝中采用具有壓應力的材料，而在NMOS器件中采用具有張應力的材料，以向溝道區施加適當的應力，從而提高載流子的遷移率。

在上述形成例如Ni金屬硅化物的工藝中，現有技術一般是通過在NMOS和PMOS器件上沉積相同的NiPt金屬層，并在NiPt金屬層上沉積相同的TiN層作為NiPt的保護層(cap layer)，進而通過退火工藝使鎳與硅發生反應生成低電阻率的鎳硅化物。TiN保護層可用來防止NiPt被氧化。

可是，上述現有的Ni硅化物形成工藝，沒有分別對NMOS和PMOS進行調整，采用的是具有單一應力的TiN覆蓋在NMOS和PMOS上，作為NiPt的保護層，而單一應力(張應力或壓應力)的TiN只能對NMOS或PMOS其中之一的電子遷移率或空穴遷移率的提高作出貢獻，但在有利于其中之一的情況下，卻會對另一器件的電性能帶來不利影響。此外，在NMOS和PMOS器件上沉積相同厚度及Pt含量的NiPt金屬層，也沒有考慮到如何滿足不同器件要求的情況。

因此，現有的Ni硅化物形成工藝沒有考慮到在金屬硅化物的形成過程中引入的TiN應力層所帶來的負面作用，以及如何滿足不同器件要求的情況，需要加以優化。

發明內容

本發明的目的在于克服現有技術存在的上述缺陷，提供一種新的制作鎳硅化物的方法，避免了在金屬硅化物的形成過程中，引入應力層所帶來的負面作用，NiPt層厚度及Pt含量可滿足不同器件的要求。

為實現上述目的，本發明的技術方案如下：

一種制作鎳硅化物的方法，包括以下步驟：

步驟S01：提供一形成有NMOS和PMOS的半導體襯底，沉積一SiN層作為金屬硅化物阻擋層，并選擇性地去除PMOS上需要形成金屬硅化物區域的SiN，即去除PMOS柵極和源/漏區域的SiN，保留NMOS上的SiN層；

步驟S02：依次沉積一第一NiPt層和壓應力第一TiN層，并選擇性地去除NMOS上的第一TiN層、第一NiPt層，隨后，選擇性地去除NMOS上需要形成金屬硅化物區域的SiN；

步驟S03：沉積一第二NiPt層和拉應力第二TiN層，并選擇性地去除PMOS上的第二TiN層、第二NiPt層；

步驟S04：進行第一次退火，在需要形成金屬硅化物的區域形成第一鎳硅化物；

步驟S05：去除第一、第二TiN層以及沒有反應的第一、第二NiPt層；

步驟S06：進行第二次退火，在需要形成金屬硅化物的區域形成第二鎳硅化物。

優選地，所述第一鎳硅化物為Ni₂Si，所述第二鎳硅化物為NiSi。