[發(fā)明專利]一種改善差分走線阻抗失配的設(shè)計(jì)方法

在審

• 申請(qǐng)?zhí)枺?/td>: 201510366005.0
• 申請(qǐng)日: 2015-06-29
• 公開（公告）號(hào): CN104994687A
• 公開（公告）日: 2015-10-21
• 發(fā)明（設(shè)計(jì)）人: 孫龍;武寧
• 申請(qǐng)（專利權(quán)）人: 浪潮電子信息產(chǎn)業(yè)股份有限公司
• 主分類號(hào): H05K3/00
• 分類號(hào): H05K3/00
• 代理公司: 濟(jì)南信達(dá)專利事務(wù)所有限公司 37100
• 代理人: 姜明

技術(shù)領(lǐng)域

本發(fā)明涉及信號(hào)完整性技術(shù)領(lǐng)域，尤其涉及一種改善差分走線阻抗失配的設(shè)計(jì)方法。

背景技術(shù)

隨著互聯(lián)網(wǎng)的快速發(fā)展以及市場(chǎng)競(jìng)爭(zhēng)的不斷加劇，產(chǎn)品周期和產(chǎn)品質(zhì)量也面臨著越來(lái)越苛刻的要求。從產(chǎn)品研發(fā)設(shè)計(jì)階段到量產(chǎn)出貨要經(jīng)歷數(shù)十個(gè)流程，隨著設(shè)計(jì)經(jīng)驗(yàn)的積累和仿真技術(shù)的日益成熟，設(shè)計(jì)階段的問題避規(guī)能力越來(lái)越強(qiáng)。在PCB制程方面，由于工序繁多、自動(dòng)化程度不夠高等原因，操作員的人為疏忽卻是無(wú)法避免的，而且，此類問題的出現(xiàn)是隨機(jī)的、不可預(yù)知的，這將極大的影響項(xiàng)目計(jì)劃，給項(xiàng)目帶來(lái)不確定性。

例如：在某SAS存儲(chǔ)背板產(chǎn)品開發(fā)時(shí)，其EVT階段PCB板加工后，實(shí)測(cè)阻抗超出Spec規(guī)定100ohm+/-10%要求，其測(cè)試SAS信號(hào)Topology及阻抗值。因此，為確保產(chǎn)品質(zhì)量，需要PCB制板廠重新加工一批PCB板。同時(shí)，將該批次不良板抽出5片進(jìn)行PCBA加工焊接上件后，對(duì)其進(jìn)行信號(hào)測(cè)試，分析此批次不良板是否還能滿足信號(hào)質(zhì)量要求。

對(duì)于Server產(chǎn)品的開發(fā)，主板上的各種高速信號(hào)都有各自要求的特性阻抗值，如PCIE?Gen3阻抗為85ohm，SATA阻抗為100ohm，?DDR4阻抗為40ohm等。因此，在PCB設(shè)計(jì)時(shí)，我們將按此阻抗值進(jìn)行l(wèi)ayout差分線寬線距設(shè)計(jì)，同時(shí)，PCB廠也以此阻抗值進(jìn)行目標(biāo)管控。但PCB板加工流程比較復(fù)雜，由于某環(huán)節(jié)工藝疏漏，常常會(huì)出現(xiàn)一批PCB板阻抗超標(biāo)。這樣，此批PCB板就需要重新加工，從而會(huì)導(dǎo)致PCBA廠焊接元器件及后期產(chǎn)品功能測(cè)試的延遲，嚴(yán)重影響項(xiàng)目開發(fā)計(jì)劃。

發(fā)明內(nèi)容

為了解決該問題，本發(fā)明提出了一種改善差分走線阻抗失配的設(shè)計(jì)方法，可以使超標(biāo)的阻抗值滿足在目標(biāo)阻抗范圍內(nèi)，以便按計(jì)劃啟動(dòng)產(chǎn)品功能測(cè)試，避免項(xiàng)目進(jìn)度的延遲。

本發(fā)明提出一種改善差分走線阻抗失配的設(shè)計(jì)方法。在Server產(chǎn)品的開發(fā)中，主板上的各種高速信號(hào)都有各自要求的特性阻抗值（比如：PCIE?Gen3信號(hào)阻抗為85ohm、SATA信號(hào)阻抗為100ohm、?DDR4信號(hào)阻抗為40ohm等）。在PCB設(shè)計(jì)時(shí)，需要將按此阻抗值對(duì)高速信號(hào)的layout走線進(jìn)行差分線寬線距進(jìn)行設(shè)定仿真，并通過仿真對(duì)layout走線進(jìn)行調(diào)整，使得這些高速信號(hào)在PCB走線的阻抗值控制在給定的范圍內(nèi)，PCB廠也以此阻抗值進(jìn)行目標(biāo)管控。但PCB板加工流程比較復(fù)雜，一旦某個(gè)環(huán)節(jié)的工藝出現(xiàn)疏漏，常常會(huì)造成一批PCB板阻抗超標(biāo)。這樣，此批PCB板就需要重新加工，從而引起PCBA廠焊接元器件及后期產(chǎn)品功能測(cè)試的延遲，嚴(yán)重影響項(xiàng)目開發(fā)計(jì)劃。為此，本文提出一種改善差分走線阻抗失配的設(shè)計(jì)方法：在差分線之間并接合適電阻，使其高阻抗降低到目標(biāo)值管控范圍之內(nèi)。此方法可有效改善信號(hào)質(zhì)量，阻抗匹配后的板卡可如期進(jìn)行產(chǎn)品功能測(cè)試，保證計(jì)劃順利進(jìn)行。

具體實(shí)施步驟如下：

1）、上件PCB板進(jìn)行阻抗實(shí)測(cè)，看是否超出阻抗公差；

2）、上件PCB板進(jìn)行信號(hào)眼圖測(cè)試，觀察其信號(hào)Jitter是否過大；

3）、在差分線之間并接可調(diào)電阻；

4）、再次進(jìn)行信號(hào)眼圖測(cè)試，調(diào)節(jié)電阻值直至Jitter抖動(dòng)滿足信號(hào)要求。

利用電阻并聯(lián)原理，即差分線并接電阻與差分線特性阻抗進(jìn)行并接，其等效信號(hào)傳播路徑阻抗會(huì)整體偏低；調(diào)節(jié)并接電阻值，使其高阻抗降低到目標(biāo)值管控范圍之內(nèi)。

進(jìn)行rework調(diào)試，然后再測(cè)試阻抗超標(biāo)的SAS通道，使阻抗值滿足目標(biāo)阻抗管控范圍之內(nèi)，同時(shí)，再次進(jìn)行SAS眼圖的測(cè)試，觀察其信號(hào)Jitter的改善情況。

本發(fā)明的有益效果是

可以使超標(biāo)的阻抗值滿足在目標(biāo)阻抗范圍內(nèi)，改善信號(hào)失真問題，以便按計(jì)劃啟動(dòng)產(chǎn)品功能測(cè)試，避免項(xiàng)目進(jìn)度的延遲。

通過在阻抗失配的差分線之間并接電阻前后的眼圖對(duì)比，可快速定位引起信號(hào)失真的主要因素是否是阻抗失配，而不用等待重新加工的PCB板來(lái)驗(yàn)證，提高板卡debug效率。

具體實(shí)施方式

下面對(duì)本發(fā)明的內(nèi)容進(jìn)行更加詳細(xì)的闡述：

?具體實(shí)施步驟如下：

1）、上件PCB板進(jìn)行阻抗實(shí)測(cè)，看是否超出阻抗公差；

2）、上件PCB板進(jìn)行信號(hào)眼圖測(cè)試，觀察其信號(hào)Jitter是否過大；

3）、在差分線之間并接可調(diào)電阻；

4）、再次進(jìn)行信號(hào)眼圖測(cè)試，調(diào)節(jié)電阻值直至Jitter抖動(dòng)滿足信號(hào)要求。