[發明專利]緊湊CMOS器件絕緣結構

有效

• 申請號: 201510364034.3
• 申請日: 2015-06-26
• 公開（公告）號: CN105226059B
• 公開（公告）日: 2018-05-22
• 發明（設計）人: 雪克·瑪力卡勒強斯瓦密
• 申請（專利權）人: 萬國半導體股份有限公司
• 主分類號: H01L27/092
• 分類號: H01L27/092;H01L21/8238
• 代理公司: 上海信好專利代理事務所(普通合伙) 31249
• 代理人: 張靜潔;徐雯瓊

一種集成電路包括一個第一導電類型的第一阱，形成在半導體層中，第一阱罩住有源器件，并且連接到第一阱電勢，一個第二導電類型的第二阱，形成在半導體層中，包圍著第一阱，第二阱罩住有源器件，并且連接到第二阱電勢，一個第二導電類型的掩埋層，形成在第一阱下方，并且部分重疊包圍著第一阱的第二阱。在一個可選實施例中，集成電路包括一個第二導電類型的第三阱，取代掩埋層，第三阱含有第一阱，并且部分襯底包圍著第一阱的第二阱。

技術領域

本發明涉及一種功率集成電路，具體涉及一種緊湊CMOS器件絕緣結構。

背景技術

高壓應用的單片功率集成電路（PIC）有時集成在模擬和數字電路上。例如，一種直流-直流轉換器類型的功率集成電路，可以在一個單獨的集成電路上集成控制器和一個或兩個電源開關。也因此，構成功率集成電路中模擬電路的CMOS器件，必須與噪聲襯底絕緣，以避免由噪聲引起的電路故障。確切地說，模擬電路通常包括頻帶間隙、放大器和傳感電路等敏感電路。數字電路通常包括振蕩器、邏輯電路和PWM控制器。傳統的功率集成電路包括模擬電路和數字電路各自的接地連接（模擬接地和數字接地）。功率集成電路的襯底（通常為P-型襯底），通常連接到數字接地，數字時鐘電路的開關動作導致數字接地趨近于噪聲。功率集成電路的敏感CMOS模擬電路必須與P-型襯底和噪聲模擬接地絕緣。

在CMOS模擬電路中，PMOS器件由于形成在N-阱中，因此與P-型襯底自我絕緣。然而，NMOS器件形成在P-阱中，如果不絕緣的話，就會直接連接到P-型襯底。傳統的功率集成電路利用一個N-型掩埋層（“N-掩埋層”）和漏極端N-型掩埋層的深N-阱環，使CMOS器件與P-襯底絕緣。圖1和2表示在集成電路中傳統的CMOS器件絕緣結構。參見圖1和2，集成電路1通常使用一個或多個電路模塊1-3制成，每個電路模塊都含有模擬或數字電路。在本例中，每個電路模塊1-3都與CMOS器件絕緣結構絕緣，CMOS器件絕緣結構包括一個深N-阱環5和一個N-型掩埋層14，在環5限定的電路模塊內的整個區域下方。如圖2所示的電路模塊10示例，N-掩埋層14延伸，穿過深N-阱環5之間的電路模塊下方的整個區域。PMOS和NMOS器件形成在各自的N-阱18和P-阱20中，在N-掩埋層14上方的外延層13中。因此，PMOS和NMOS器件被深N-阱環5和N-掩埋層14完全包圍，與P-型襯底12絕緣，P-型襯底12通常連接到數字接地。雖然使模擬電路模塊和噪聲P-型襯底絕緣更加關鍵，但是傳統的集成電路通常使模擬和數字電路模塊絕緣，以保持襯底的噪聲較低，導致從襯底到模擬模塊測試較低的噪聲耦合。

雖然傳統的CMOS器件絕緣結構非常有效，但由于使用了深N-阱，使絕緣結構占據了很大面積的硅。深N-阱通常與很大的向外擴散有關，故在鄰近的深N-阱之間必須具有很大的間距。因此，利用傳統的CMOS器件絕緣結構制成的集成電路晶片尺寸很大，增加了集成電路的成本。

發明內容

本發明目的是提供一種緊湊CMOS器件絕緣結構，縮小了器件絕緣所需的硅面積，從而降低了集成電路的晶片尺寸和成本，同時有利于保持襯底噪聲較低，使得從襯底到模擬模塊的噪聲耦合較低。

為了達到上述目的，本發明通過以下技術方案實現：

一種集成電路，其特點是，包括：

一第一導電類型輕摻雜的半導體層；

一第一導電類型的第一阱，形成在半導體層中，所述的第一阱罩住有源器件，并且連接到第一阱電勢，

一第二導電類型的第二阱，形成在半導體層中，包圍著第一阱，所述的第二阱罩住有源器件，并且連接到第二阱電勢；以及

一第二導電類型的掩埋層，形成在第一阱下方，至少部分重疊包圍著所述第一阱的第二阱。

所述的掩埋層與第二阱接觸。

所述的掩埋層形成在第二阱周圍，但不與第二阱接觸。

所述的掩埋層與整個第二阱重疊。