[發(fā)明專利]一種PCIE信號完整性測試系統(tǒng)和方法

在審

• 申請?zhí)枺?/td>: 201510355525.1
• 申請日: 2015-06-24
• 公開（公告）號: CN105045697A
• 公開（公告）日: 2015-11-11
• 發(fā)明（設(shè)計）人: 賈永濤
• 申請（專利權(quán)）人: 浪潮電子信息產(chǎn)業(yè)股份有限公司
• 主分類號: G06F11/26
• 分類號: G06F11/26
• 代理公司: 濟南信達專利事務(wù)所有限公司 37100
• 代理人: 李世喆

技術(shù)領(lǐng)域

本發(fā)明涉及電子通信領(lǐng)域，特別涉及一種PCIE信號完整性測試裝置、系統(tǒng)和方法。

背景技術(shù)

隨著計算機技術(shù)的快速發(fā)展，數(shù)據(jù)的傳輸速率越來越高，對于PCIE來說，隨著數(shù)據(jù)傳輸速率的不斷提高，信號完整性問題的風險也隨之增大，PCIE信號完整性測試已是必不可少的項目。

目前，對于PCIE信號完整性的測試主要通過專門的信號測試設(shè)備如示波器、誤碼儀來測試信號完整性，該專門的信號測試設(shè)備通過依次對PCIE中每條分線的信號完整性進行測試，達到測試PCIE總線信號完整性的目的，由于這種方法需對每條分線的信號完整性進行測試，使得PCIE總線的信號完整性測試效率較低。

發(fā)明內(nèi)容

本發(fā)明提供一種PCIE信號完整性測試系統(tǒng)和方法，以提高PCIE總線的信號完整性測試效率。

一種PCIE信號完整性測試系統(tǒng)，包括：主板板卡、PCIE總線、PCIE裝置和測試裝置，其中，

所述主板板卡包含了至少一個中央處理器和XDP接口，其中，所述至少一個中央處理器中，每一個中央處理器通過所述XDP接口與所述測試裝置互連，并通過所述PCIE總線與所述PCIE裝置互連；

所述中央處理器，用于通過XDP接口接收所述測試裝置發(fā)送來的數(shù)據(jù)信號，通過所述PCIE總線將所述數(shù)據(jù)信號中攜帶的第一測試數(shù)據(jù)發(fā)送給所述PCIE裝置，并通過所述PCIE總線接收到所述PCIE裝置發(fā)送的接收數(shù)據(jù)，形成第二測試數(shù)據(jù)，將該第二測試數(shù)據(jù)通過所述XDP接口發(fā)送給所述測試裝置；

所述PCIE裝置，用于通過所述PCIE總線接收所述第一測試數(shù)據(jù)，形成接收數(shù)據(jù)，并將該接收數(shù)據(jù)通過所述PCIE總線發(fā)送給所述至少一個中央處理器；

所述測試裝置加載了測試腳本，通過運行該測試腳本調(diào)節(jié)所述PCIE總線的電壓和信號時序，通過所述XDP接口發(fā)送所述數(shù)據(jù)信號給所述至少一個中央處理器，通過所述XDP接口接收所述至少一個中央處理器發(fā)送的所述第二測試數(shù)據(jù)，當所述第一測試數(shù)據(jù)與所述第二測試數(shù)據(jù)不同時，獲取當前電壓和當前信號時序，并判斷所述當前電壓的絕對值是否大于等于所述PCIE總線的電壓限值和當前信號時序的絕對值是否大于等于所述PCIE總線的信號時序限值，當判斷結(jié)果為是時，則確定該PCIE總線的信號完整性通過測試。

優(yōu)選地，該系統(tǒng)進一步包括：

USB-XDP3接口，用于連接所述XDP接口和所述測試裝置，將所述數(shù)據(jù)信號轉(zhuǎn)發(fā)給所述XDP接口，并將所述第二測試數(shù)據(jù)轉(zhuǎn)發(fā)給所述測試裝置。

優(yōu)選地，所述測試裝置安裝了IntelEVTS軟件，所述測試腳本在所述IntelEVTS軟件上運行；

所述測試裝置，進一步用于設(shè)定電壓和信號時序的調(diào)節(jié)規(guī)則，并按照所述設(shè)定的電壓和信號時序，通過運行所述IntelEVTS軟件中的測試腳本調(diào)節(jié)所述PCIE總線的電壓和信號時序。

優(yōu)選地，所述測試裝置，進一步用于建立所述PCIE總線中各個分線信息、所述至少一個中央處理器端口信息和所述PCIE裝置端口信息間的對應(yīng)關(guān)系，在確定所述PCIE總線中一條或多條待測試分線后，根據(jù)該對應(yīng)關(guān)系，確定所述PCIE總線中一條或多條待測試分線對應(yīng)的所述中央處理器和所述PCIE裝置，通過所述XDP接口發(fā)送所述數(shù)據(jù)信號給所述一條或多條待測試分線對應(yīng)的所述中央處理器，通過所述XDP接口接收所述一條或多條待測試分線對應(yīng)的所述中央處理器發(fā)送的所述第二測試數(shù)據(jù)。

優(yōu)選地，所述PCIE總線的電壓限值為15.1，所述PCIE總線的信號時序限值為10.2；

所述測試裝置，用于判斷所述當前電壓絕對值是否大于等于15.1和當前信號時序的絕對值是否大于等于10.2，當判斷結(jié)果為是時，則確定該PCIE總線的信號完整性通過測試。

一種PCIE信號完整性測試方法，在測試裝置上加載測試腳本，并通過運行該測試腳本調(diào)節(jié)PCIE總線的電壓和信號時序，還包括：

發(fā)送數(shù)據(jù)信號給至少一個中央處理器，所述數(shù)據(jù)信號包括：控制指令和第一測試數(shù)據(jù)；

通過所述控制指令，控制所述至少一個中央處理器接收所述第一測試數(shù)據(jù)，將該第一測試數(shù)據(jù)通過PCIE總線發(fā)送給PCIE裝置形成接收數(shù)據(jù)，并控制所述至少一個中央處理器接收所述接收數(shù)據(jù)，形成第二測試數(shù)據(jù)；

接收所述至少一個中央處理器發(fā)送的所述第二測試數(shù)據(jù)；

當所述第一測試數(shù)據(jù)與所述第二測試數(shù)據(jù)不同時，獲取當前電壓和當前信號時序；