[發(fā)明專利]一種低延時的CDR中QC-LDPC并行編碼器

在審

• 申請?zhí)枺?/td>: 201510347372.6
• 申請日: 2015-06-20
• 公開（公告）號: CN104980168A
• 公開（公告）日: 2015-10-14
• 發(fā)明（設計）人: 張鵬
• 申請（專利權）人: 榮成市鼎通電子信息科技有限公司
• 主分類號: H03M13/11
• 分類號: H03M13/11
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發(fā)明涉及數字廣播領域，特別涉及一種CDR系統中QC-LDPC碼并行編碼器的低延時實現方法。

背景技術

由于在傳輸信道中存在的各種失真和噪聲會對發(fā)送信號產生干擾，接收端不可避免地會出現數字信號產生誤碼的情況。為了降低誤碼率，需要采用信道編碼技術。

低密度奇偶校驗(Low-Density?Parity-Check,LDPC)碼以其逼近Shannon限的優(yōu)異性能成為信道編碼領域的研究熱點。準循環(huán)LDPC(Quasic-LDPC，QC-LDPC)碼是一種特殊的LDPC碼，其編碼可采用移位寄存器加累加器(Shift-Register-Adder-Accumulator,SRAA)加以實現。

SRAA法是利用生成矩陣G進行編碼。QC-LDPC碼的生成矩陣G是由a×t個b×b階循環(huán)矩陣G_i,j(1≤i≤a,1≤j≤t)構成的陣列，t＝a+c。與信息向量對應的一部分生成矩陣是單位矩陣，與校驗向量對應的其余部分生成矩陣是高密度矩陣。假設a不是素數，可被分解為a＝yz。那么，y路并行SRAA法完成一次編碼需要bz+t個時鐘周期，需要(yc+t)b個寄存器、ycb個二輸入與門和ycb個二輸入異或門。此外，還需要acb比特ROM存儲循環(huán)矩陣的首行。y路并行SRAA法的編碼速度快，但需要先把信息向量緩存完畢才能開始編碼，導致延時長。如果采用逐位輸入信息比特的方式，那么緩存信息向量造成的延時長達ab個時鐘周期。

CDR是中國數字廣播的英文簡稱，英文全稱是China?Digital?Radio。CDR標準采用了四種不同碼率的QC-LDPC碼。對于這四種QC-LDPC碼，均有t＝36和b＝256，所有a的最大公約數是y＝3。圖1給出了不同碼率η下的參數a、c和z。

CDR系統中QC-LDPC高速編碼的現有解決方案是采用y＝3路并行SRAA法，四種QC-LDPC碼所需的編碼時間分別是804、1060、1572和2340個時鐘周期。然而，逐位串行緩存信息向量造成的延時長達分別是2304、3072、4608和6912個時鐘周期，遠遠大于編碼時間。即使以y＝3位并行方式高速緩存信息向量，也會分別產生768、1024、1536和2304個時鐘周期的延時，幾乎等于編碼時間，令人難以接受。邏輯資源需要29952個寄存器、20736個二輸入與門和20736個二輸入異或門，這是由碼率η＝1/4對應的參數決定的。此外，四種QC-LDPC碼共需281088比特ROM存儲循環(huán)矩陣的首行。當采用硬件實現時，需要較多的存儲器和寄存器，勢必會造成設備成本高，功耗大。

發(fā)明內容

針對CDR系統QC-LDPC碼高速編碼的現有實現方案中存在的延時長和資源需求量大缺點，本發(fā)明提供了一種低延時的并行編碼方法，無緩存延時，能在總體上提高編碼速度的同時，減少資源需求。