[發(fā)明專利]一種基于多處理器協(xié)作的用于軟件無(wú)線電的基帶板卡

在審

• 申請(qǐng)?zhí)枺?/td>: 201510318884.X
• 申請(qǐng)日: 2015-06-11
• 公開（公告）號(hào): CN104991882A
• 公開（公告）日: 2015-10-21
• 發(fā)明（設(shè)計(jì)）人: 劉彤;竇崢;呂超;林云;趙宇寧;齊琳;張林波;張文旭
• 申請(qǐng)（專利權(quán)）人: 哈爾濱工程大學(xué)
• 主分類號(hào): G06F15/16
• 分類號(hào): G06F15/16;G06F13/38
• 代理公司: 北京和信華成知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11390
• 代理人: 胡劍輝

技術(shù)領(lǐng)域

本發(fā)明屬于軟件無(wú)線電技術(shù)領(lǐng)域，尤其涉及一種基于多處理器協(xié)作的用于軟件無(wú)線電的基帶板卡。

背景技術(shù)

軟件無(wú)線電是一種新的無(wú)線電體統(tǒng)體系結(jié)構(gòu)，是現(xiàn)代無(wú)線電工程的一種設(shè)計(jì)方法、設(shè)計(jì)理念，它的基本思想是以開放性、可擴(kuò)展、結(jié)構(gòu)精簡(jiǎn)的硬件為通用平臺(tái)，把盡可能多的無(wú)線電功能用可重構(gòu)、可升級(jí)的構(gòu)件化軟件來實(shí)現(xiàn)。基帶板卡是數(shù)字通信中用于處理基帶信號(hào)的板卡設(shè)備，目前的基帶板卡不滿足軟件無(wú)線電中的要求。

發(fā)明內(nèi)容

本發(fā)明的目的是提供一種于多處理器協(xié)作的用于軟件無(wú)線電的基帶板卡，以滿足軟件無(wú)線電的可重構(gòu)、可升級(jí)，并能夠處理高速、大數(shù)據(jù)量的基帶信號(hào)的需求。

為達(dá)上述目的，本發(fā)明提供一種基于多處理器協(xié)作的用于軟件無(wú)線電的基帶板卡，其包括：

一片現(xiàn)場(chǎng)可編程門陣列FPGA芯片和兩片數(shù)字信號(hào)處理器DSP芯片；所述兩片DSP芯片之間通過超鏈接接口互聯(lián)，所述FPGA芯片分別與所述兩片DSP芯片通過串行高速輸入輸出接口SRIO連接，所述FPGA、所述兩片DSP芯片均通過PCI總線與上位機(jī)進(jìn)行通信，由上位機(jī)統(tǒng)一進(jìn)行配置；

所述FPGA芯片具有：FMC接口、第二代四倍數(shù)據(jù)速率QDR2接口、第三代雙倍數(shù)據(jù)速率DDR3接口、兩個(gè)Hi?Link接口、兩個(gè)SRIO?4X接口、PCIE?4X接口、吉比特收發(fā)器GTP?8X接口、吉比特收發(fā)器GTP?4X接口、80路低電壓差分信號(hào)LVDS接口以及10路通用輸入/輸出接口GPIO；所述80路LVDS接口和所述GTP?4X接口均連接所述FMC接口，所述FPGA芯片通過所述GTP?8X接口連接所述PCI總線，并且所述FPGA芯片還通過由所述兩個(gè)Hi?Link接口和所述10路GPIO構(gòu)成的復(fù)用接口連接至所述PCI總線；

每片DSP芯片具有：千兆以太網(wǎng)接口SGMII、超鏈接接口、SRIO?4X接口、16路?GPIO、外部存儲(chǔ)器接口B型EMIFB接口、PCIE?2X接口、I2C總線接口、串行外設(shè)接口SPI；每片DSP芯片通過SPI外接NOR閃存，并且通過所述EMIFB接口連接NAND閃存，每片DSP芯片外接同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器SDRAM，每片DSP芯片通過I2C總線連接實(shí)時(shí)時(shí)鐘RTC和溫度監(jiān)控芯片，所述兩片DSP芯片和所述FPGA芯片之間通過SRIO?4X接口進(jìn)行數(shù)據(jù)交換。

進(jìn)一步地，該基帶板卡還可以包括：PCIE交換芯片，用于所述FPGA芯片和所述兩片DSP芯片的PCIE接口擴(kuò)展；PCIE/PCI橋接芯片，用于PCIE串行總線到并行PCI總線的橋接；所述PCIE交換芯片與所述FPGA芯片通過PCIE?4X接口進(jìn)行數(shù)據(jù)交換；所述PCIE交換芯片分別與所述兩片DSP芯片通過PCIE?2X接口進(jìn)行數(shù)據(jù)交換；所述PCIE交換芯片與PCI總線通過PCIE?4X接口連接；所述PCIE交換芯片與所述PCIE/PCI橋接芯片通過PCIE?4X接口連接。?

進(jìn)一步地，還該基帶板卡還可以包括：接口芯片，每片DSP芯片的所述16路GPIO與所述接口芯片相連接。

較佳地，所述FPGA芯片作為主處理器，且所述兩片DSP芯片作為協(xié)處理器；或者，所述兩片DSP芯片作為主處理器，且所述FPGA芯片作為協(xié)處理器。

上述技術(shù)方案的有益效果在于：

本發(fā)明提出的基帶板卡設(shè)備，能應(yīng)用于軟件無(wú)線電體系結(jié)構(gòu)中，其可重構(gòu)、可升級(jí)，并且可用于處理數(shù)字通信中涉及高速、大數(shù)據(jù)量的基帶信號(hào)。

附圖說明

為了更清楚地說明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其他的附圖。

圖1是本發(fā)明的實(shí)施例的基帶板卡系統(tǒng)框圖；

圖2是本發(fā)明的實(shí)施例的FPGA芯片接口示意圖；

圖3是本發(fā)明的實(shí)施例的DSP芯片接口示意圖；

圖4是本發(fā)明的實(shí)施例的基帶板卡芯片接口示意圖。

具體實(shí)施方式

下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例。基于本發(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。