[發明專利]擠壓電阻及其制造方法

有效

• 申請號: 201510306765.2
• 申請日: 2015-06-05
• 公開（公告）號: CN104993050B
• 公開（公告）日: 2017-10-27
• 發明（設計）人: 姚國亮;張邵華;吳建興
• 申請（專利權）人: 杭州士蘭微電子股份有限公司
• 主分類號: H01L49/02
• 分類號: H01L49/02
• 代理公司: 上海專利商標事務所有限公司31100
• 代理人: 張振軍

技術領域

本發明涉及半導體器件以及制造工藝，尤其涉及一種擠壓電阻及其制造方法。

背景技術

高壓BCD(Bipolar-CMOS-DMOS)技術一般是指器件耐壓在100V以上的BCD技術，目前廣泛應用在AC-DC電源、LED驅動等領域。通常，要求功率器件的耐壓達到500V到800V不等。

LDMOS(lateral double diffusion MOS)晶體管器件是一種橫向高壓器件，在AC交流應用中一般作為后面模塊的驅動器件。通常，LDMOS晶體管器件的所有電極都在器件表面，便于和低壓電路部分集成設計。

在AC交流應用中，驅動電路通常需要啟動電路。在啟動電路中，傳統處理方式是，啟動電路是從整流橋輸出端直接串聯大電阻作為啟動電阻，整流橋通過該大電阻給旁路電容充電，直到啟動電路開始工作。這種方式的缺點是，驅動電路正常工作后，啟動電阻上仍然要浪費一定的功耗，且外圍方案中需要增加一個電阻元件，增加的整機的成本。另外一種實現方式是利用啟動電路本身集成高壓器件來完成啟動的功能，然后和VDMOS驅動器件通過合封的方式封在同一封裝體內。通常，啟動電路中的高壓器件制造為一個大圓球，和低壓驅動電路集成。但是，這種方式在小功率電源中提高了封裝的成本，且啟動電路中的大圓球占到芯片很大的面積比例。

因此，需要一種新型的擠壓電阻，以便于和高壓晶體管等器件集成，從而盡可能節省芯片面積。

發明內容

本發明要解決的技術問題是提供一種擠壓電阻及其制造方法，該擠壓電阻能夠容易地與高壓晶體管等器件集成，有利于節省版圖面積，降低成本。

為解決上述技術問題，本發明提供了一種擠壓電阻，包括：

第一摻雜類型的半導體襯底；

第二摻雜類型的外延層，位于所述半導體襯底上，所述第二摻雜類型與第一摻雜類型相反；

第二摻雜類型的高壓阱，位于所述外延層內；

第二摻雜類型的深阱，位于所述高壓阱內；

第一摻雜類型的第一阱，與所述高壓阱并列地位于所述外延層內；

漏極歐姆接觸區，位于所述深阱內；

擠壓電阻歐姆接觸區，位于所述外延層內。

根據本發明的一個實施例，所述擠壓電阻還包括：第一摻雜類型的降場層，與所述漏極歐姆接觸區并列地位于所述高壓阱內。

根據本發明的一個實施例，所述擠壓電阻還包括：第一摻雜類型的埋層，位于所述半導體襯底內，所述外延層覆蓋所述埋層。

根據本發明的一個實施例，所述擠壓電阻還包括：場氧化層，至少覆蓋所述高壓阱的邊界和漏極歐姆接觸區之間的外延層。

根據本發明的一個實施例，所述擠壓電阻還包括：

第一摻雜類型的隔離環，與所述高壓阱并列地位于所述外延層內；

地電位接觸區，位于所述隔離環內。

根據本發明的一個實施例，所述擠壓電阻還包括：體接觸區，位于所述第一阱內。

根據本發明的一個實施例，所述擠壓電阻還包括：第二摻雜類型的第二阱，與所述高壓阱并列地位于所述外延層內，所述擠壓電阻歐姆接觸區位于所述第二阱內。

為了解決上述技術問題，本發明還提供了一種擠壓電阻的制造方法，包括：

提供第一摻雜類型的半導體襯底；

在所述半導體襯底上形成第二摻雜類型的外延層，所述第二摻雜類型與第一摻雜類型相反；

在所述外延層內形成第二摻雜類型的高壓阱；

在所述高壓阱內形成第二摻雜類型的深阱；

在所述外延層內形成與所述高壓阱并列的第一阱和，所述第一阱具有第一摻雜類型；

在所述外延層內形成擠壓電阻歐姆接觸區，在所述深阱內形成漏極歐姆接觸區。

根據本發明的一個實施例，在形成所述深阱之后還包括：在所述高壓阱內形成第一摻雜類型的降場層，所述降場層與所述漏極歐姆接觸區并列地位于所述高壓阱內。

在所述高壓阱內形成第一摻雜類型的降場層，所述降場層與所述漏極歐姆接觸區并列地位于所述高壓阱內。

根據本發明的一個實施例，在形成所述外延層之前還包括：在所述半導體襯底內形成第一摻雜類型的埋層，其中，所述外延層覆蓋所述埋層。

根據本發明的一個實施例，所述方法還包括：形成場氧化層，所述場氧化層至少覆蓋所述高壓阱的邊界和漏極歐姆接觸區之間的外延層。

根據本發明的一個實施例，所述方法還包括：

在所述外延層內形成與所述高壓阱并列的隔離環，所述隔離環具有第一摻雜類型；