[發明專利]3DIC互連器件及其形成方法

有效

• 申請號: 201510278520.3
• 申請日: 2015-05-27
• 公開（公告）號: CN105280611B
• 公開（公告）日: 2018-12-28
• 發明（設計）人: 蔡紓婷;陳思瑩;林政賢;許慈軒;洪豐基;楊敦年
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L23/528
• 分類號: H01L23/528;H01L21/768
• 代理公司: 北京德恒律治知識產權代理有限公司 11409
• 代理人: 章社杲;李偉

本發明提供一種3DIC互連器件及其形成方法。提供了堆疊半導體器件和該堆疊半導體器件的形成方法。將多種集成電路相互接合，以形成堆疊半導體器件。在將附加的集成電路接合至先前的接合步驟中所形成的堆疊半導體器件的每一個接合步驟之后，形成多個導電塞，以將附加的集成電路和先前的接合步驟中所形成的堆疊半導體器件電互連。

相關申請的交叉參考

本申請要求于2014年5月30日提交的名稱為“Multi-Wafer Stacking by Oxide-Oxide Bonding”的第62/005，763號美國臨時專利申請的優先權，其全部內容結合于此作為參考。

技術領域

本發明一般地涉及半導體技術領域，更具體地，涉及半導體器件及其形成方法。

背景技術

由于多種電子組件(諸如，晶體管、二極管、電阻器、電容器等)的集成密度的不斷提高，半導體工業已經經歷了快速的增長。就絕大部分而言，集成密度的提高來自于最小部件尺寸的不斷減小(諸如，縮小半導體工藝節點至亞20nm節點)，這使得更多的組件被集成到給定的區域中。近來，隨著對于小型化、高速度、大帶寬、低功耗和低延時的需求的增長，對于半導體管芯的更小以及更具創造性的封裝技術的需求也相應的增長。

隨著半導體技術的進一步推進，已經出現了諸如3D集成電路(3DIC)的堆疊半導體器件作為進一步減小半導體器件的物理尺寸的有效替代物。在堆疊半導體器件中，在不同的半導體晶圓上制造諸如邏輯、存儲、處理器電路等的有源電路。兩個或更多的半導體晶圓堆疊在彼此的頂部上，以進一步減小半導體器件的物理尺寸。

通過合適的接合技術將兩個半導體晶圓接合在一起。通常使用的接合技術包括直接接合、化學活化接合、等離子活化接合、陽極接合、共晶接合、玻璃介質接合、附著接合、熱壓縮接合、反應接合等。在堆疊半導體晶圓之間提供電連接。堆疊半導體器件可提供具有更小物理尺寸的更高的密度，并且具有增強的性能以及更低的功耗。

發明內容

為了解決現有技術中所存在的缺陷，根據本發明的一方面，提供了一種半導體器件，包括：第一工件，包括：第一襯底；和第一金屬化層，形成在所述第一襯底的正面上，所述第一金屬化層具有第一互連件；第二工件，與所述第一工件接合，所述第二工件包括：第二襯底；和第二金屬化層，形成在所述第二襯底的正面上，所述第二金屬化層具有第二互連件，其中，所述第二襯底的正面面對所述第一襯底的正面；第一再分布層(RDL)，形成在所述第二襯底的背面上，所述第二襯底的背面與所述第二襯底的正面相對；第一導電塞，從所述第二襯底的背面延伸至所述第一互連件，所述第一導電塞延伸穿過所述第二互連件；第三工件，與所述第二工件接合，所述第三工件包括：第三襯底；和第三金屬化層，形成在所述第三襯底的正面上，所述第三金屬化層具有第三互連件，其中，所述第三襯底的正面面對所述第二襯底的背面；以及第二導電塞，從所述第三襯底的背面延伸至所述第一RDL，所述第二導電塞延伸穿過所述第三互連件，所述第三襯底的背面與所述第三襯底的正面相對。

該半導體器件還包括：第二RDL，形成在所述第三襯底的背面上，所述第二RDL與所述第二導電塞電接觸。

在該半導體器件中，所述第一導電塞與所述第一RDL、所述第一互連件和所述第二互連件電接觸。

在該半導體器件中，所述第二導電塞與所述第一RDL和所述第三互連件電接觸。

在該半導體器件中，所述第一導電塞具有從所述第二襯底的正面延伸至所述第二互連件的第一寬度，并且所述第一導電塞具有從所述第二互連件延伸至所述第一互連件的第二寬度，所述第二寬度小于所述第一寬度。

該半導體器件還包括：第三導電塞，所述第三導電塞從所述第二襯底的所述背面延伸至所述第二金屬化層的第四互連件，所述第三導電塞與所述第一RDL和所述第四互連件電接觸。