[發明專利]半導體裝置的制造方法

有效

• 申請號: 201510270864.X
• 申請日: 2015-05-25
• 公開（公告）號: CN105321819B
• 公開（公告）日: 2019-07-26
• 發明（設計）人: 西村武義
• 申請（專利權）人: 富士電機株式會社
• 主分類號: H01L21/331
• 分類號: H01L21/331;H01L29/739;H01L29/06;H01L29/78;H01L21/336
• 代理公司: 北京銘碩知識產權代理有限公司 11286
• 代理人: 金玉蘭;尹淑梅

本發明提供在實現并列pn層的微細化的同時，能夠降低導通電阻的半導體裝置的制造方法。首先，重復地進行n^?型外延層的沉積、成為并列pn層5的n型區3和p型區4的n型雜質區和p型雜質區的形成，直到沉積的多層n^?型外延層20a～20c的總厚度成為并列pn層5的預定厚度。在成為并列pn層5的最上層的n^?型外延層20c，進一步在p型雜質區附近形成n^?型抑制區。然后，在n^?型外延層20c上沉積n^?型外延層20d。接著，在n^?型外延層20d形成MOS柵結構。此時，在p型基區的擴散處理時，使n型雜質區22a～22c和p型雜質區21a～21c擴散，形成并列pn層5的n型區3和p型區4。

技術領域

本發明涉及一種半導體裝置的制造方法。

背景技術

已知有具備超結(SJ：Super Junction)結構的半導體裝置(以下，稱為超結半導體裝置)，所述超結結構使漂移層形成為將對雜質濃度進行了提高的n型區和p型區沿平行于基板主表面的方向(以下，稱為橫向)交替地重復配置而成的并列pn層。超結結構具有緩和基區與漂移層之間的pn結附近的電場，大幅降低漂移電阻的功能。近年來，該超結半導體裝置從因漂移層厚而漂移電阻占導通電阻(導通電壓)的比率高的耐高壓、耐中壓級別開始普及，并且也涉及耐低壓級別。接著，以溝槽柵型超結半導體裝置為例對現有的超結半導體裝置的結構進行說明。

圖18是表示現有的超結半導體裝置的結構的剖視圖。圖18所示的超結半導體裝置在n⁺型(或p⁺型)的半導體基板101的正面上具備并列pn層105。就n⁺型的半導體基板101而言，例如成為n⁺型漏層，作為圖18的超結半導體裝置而構成有MOSFET(Metal OxideSemiconductor Field Effect Transistor：絕緣柵型場效應晶體管)。就p⁺型的半導體基板101而言，例如成為p⁺型集電層，作為圖18的超結半導體裝置而構成有IGBT(InsulatedGate Bipolar Transistor：絕緣柵雙極型晶體管)。

并列pn層105是n型區103和p型區104在橫向上交替地重復配置而成的。該并列pn層105設置于在半導體基板101上層積而成的多層外延層的內部。另外，并列pn層105設置為從由半導體基板101和多層外延層構成的外延基板(半導體芯片)的正面側沿基板深度方向(以下，稱為縱向)遍及多層外延層，且其深度為未到達半導體基板101的深度。在并列pn層105上(外延基板的正面側)，設置有具備通常的溝槽柵型MOS柵(由金屬-氧化膜-半導體構成的絕緣柵)結構的單元(元件的功能單位)。

MOS柵結構由溝槽106、柵絕緣膜107、柵電極108、p型基區109和n⁺型源區(或n⁺型發射區)110構成。為了防止耐壓下降，p型基區109以與并列pn層105的p型區104在縱向上對置的方式配置，且與p型區104接觸。成為源電極(或發射電極)的正面電極112與p型基區109和n⁺型源區(或n⁺型發射區)110接觸，并通過層間絕緣膜111與柵電極108電絕緣。在半導體基板101的背面設置有成為漏電極(或集電極)的背面電極113。

以下，對現有的超結半導體裝置的制造方法進行說明。圖19～圖24是表示現有的超結半導體裝置在制造過程中的狀態的剖視圖。首先，如圖19所示，在n⁺型(或p⁺型)的半導體基板(半導體晶片)101的正面生長成為并列pn層105的n型摻雜的第一層外延層120a。然后，將磷(P)等n型雜質離子注入121到外延層120a的整個面，形成n型雜質區122，該n型雜質區122成為并列pn層105的n型區103。