[發明專利]一種帶隙基準電壓源電路

有效

• 申請號: 201510155912.0
• 申請日: 2015-04-03
• 公開（公告）號: CN104820460B
• 公開（公告）日: 2019-10-01
• 發明（設計）人: 李彬;歐健
• 申請（專利權）人: 深圳市芯聯電子科技有限公司;深圳市正和興電子有限公司
• 主分類號: G05F1/565
• 分類號: G05F1/565
• 代理公司: 重慶百潤洪知識產權代理有限公司 50219
• 代理人: 劉巖

本發明涉及一種的帶隙基準電壓源電路，包括：基準電路和啟動電路，基準電路包括：第五PMOS晶體管、第六PMOS晶體管、第一NPN晶體管、第二NPN晶體管、第一電阻、第二電阻、第三電阻，用于產生基準電壓輸出Vref；啟動電路用于為基準核心電路提供簡并狀態時的啟動偏置電壓，包括第一PMOS晶體管、第二PMOS晶體管、第三PMOS晶體管、第四PMOS晶體管、第一NMOS晶體管和第二NMOS晶體管；該電路結構簡單，實用，輸出精準。

技術領域

本發明涉及一種CMOS帶隙基準電壓源電路，尤其涉及一種無需運算放大器的CMOS帶隙基準電壓源電路，屬于模擬集成電路技術領域。

背景技術

帶隙基準電壓的基本原理是利用兩個具有相反溫度系數的電壓以合適的權重相加，產生一個具有零溫度系數的電壓。雙極型晶體管(BJT)具有以下兩個特性：雙極型晶體管的基極-發射極電壓VBE與絕對溫度成反比；在不同的集電極電流下，兩個雙極型晶體管的基極-發射極的電壓的差值ΔVBE與絕對溫度成正比。因此雙極型晶體管通常是構成帶隙基準電壓的核心。

在模擬集成電路或混合信號設計領域，帶隙基準電壓源是在電路系統中為其它功能模塊提供高精度的電壓基準，或由其轉化為高精度電流基準，為其它功能模塊提供精確、穩定的偏置的電路。它是模擬集成電路和混合集成電路中非常重要的模塊。基準源輸出的基準信號穩定，與電源電壓、溫度以及工藝的變化無關，隨著電路集成度的提高，基準電壓源也越來越多的集成到芯片內部，以降低系統成本。

隨著集成電路的發展，市場競爭日趨激烈，如何壓縮制作成本，提高產品精度和質量成為了能否立足的關鍵。在相同的工藝條件下，占用更小的面積往往意味著更低的成本。電路結構的復雜程度也影響著產品的良率，進而影響成本。因此，結構簡單、實用、輸出精準的電路模塊在市場上有著很強的競爭力。

傳統的基準電壓源電路如圖1所示，包含誤差放大器OP、第一PMOS晶體管PM1，第二PMOS晶體管PM2，第三PMOS晶體管PM3，第一PNP晶體管Q1，第二PNP晶體管Q2，第三PNP晶體管Q3，第一電阻R1，第二電阻R2。

其中，所述第一PMOS晶體管PM1，第二PMOS晶體管PM2與第三PMOS晶體管PM3的襯底和源極都接VDD，所述第一PMOS晶體管PM1的柵極，所述第二PMOS晶體管PM2的柵極與所述第三PMOS晶體管PM3的柵極相連并接于所述誤差放大器OP的輸出端，所述第一PMOS晶體管PM1的漏極與所述誤差放大器OP的負輸入端相連并接于所述第一PNP晶體管Q1的發射極，所述第二PMOS晶體管PM2的漏極與所述誤差放大器OP的正輸入端相連并接于第一電阻R1的上端，所述第一電阻R1的下端與所述第二PNP晶體管Q2的發射極相連，所述第一PNP晶體管Q1的基極和集電極與所述第二PNP晶體管Q2的基極和集電極都接AGND,所述第三PMOS晶體管PM3的漏極與所述第二電阻R2的上端相連作為基準的輸出端，所述第二電阻R2的下端與所述第三PNP晶體管Q3的發射極相連，所述第三PNP晶體管Q3的基極與集電極接于AGND。

具有上述結構的帶隙基準電壓電路因為包含誤差放大器及相應的偏置電路，存在面積較大的問題，并且，誤差放大器自身的失調電壓及噪聲也會加到基準電壓輸出端(Vref)。由于基準電壓由一支路單獨生成，圖1中PM3、PM1和PM2鏡像電流源間的鏡像失配也會加大基準電壓的失調電壓，并且增加了版圖的面積。

發明內容

本發明的主要目的是提供一種結構簡單，實用，輸出精準的帶隙基準電壓源電路。

本發明解決其技術問題所采用的技術方案是：

一種帶隙基準電壓源電路，其包括：基準電路和啟動電路，所述基準電路包括：第五PMOS晶體管PM5、第六PMOS晶體管PM6、第一NPN晶體管Q1、第二NPN晶體管Q2、第一電阻R1、第二電阻R2、第三電阻R3，用于產生基準電壓輸出Vref；