[發明專利]一種帶隙基準電壓源電路

有效

• 申請號: 201510155912.0
• 申請日: 2015-04-03
• 公開（公告）號: CN104820460B
• 公開（公告）日: 2019-10-01
• 發明（設計）人: 李彬;歐健
• 申請（專利權）人: 深圳市芯聯電子科技有限公司;深圳市正和興電子有限公司
• 主分類號: G05F1/565
• 分類號: G05F1/565
• 代理公司: 重慶百潤洪知識產權代理有限公司 50219
• 代理人: 劉巖

1.一種帶隙基準電壓源電路，其特征在于，包括：基準電路和啟動電路，所述基準電路包括：第五PMOS晶體管PM5、第六PMOS晶體管PM6、第一NPN晶體管Q1、第二NPN晶體管Q2、第一電阻R1、第二電阻R2、第三電阻R3，用于產生基準電壓輸出Vref；

所述啟動電路用于為所述基準核心電路提供簡并狀態時的啟動偏置電壓，包括第一PMOS晶體管PM1、第二PMOS晶體管PM2、第三PMOS晶體管PM3、第四PMOS晶體管PM4、第一NMOS晶體管NM1和第二NMOS晶體管NM2；

其中：

所述第五PMOS晶體管PM5的柵極和所述第六PMOS的晶體管PM6的柵極相連并均接于第五PMOS晶體管PM5的漏極；所述第五PMOS晶體管PM5的源極和襯底與第六PMOS晶體管PM6的源極和襯底都接電源VDD；所述第一NPN晶體管Q1的集電極和所述第五PMOS晶體管PM5的漏極相連，所述第一NPN晶體管Q1的基極與第二NPN晶體管Q2的集電極相連并均接于所述第三電阻R3的下端，所述第一NPN晶體管Q1的發射極與所述第二NPN晶體管Q2的發射極相連并均接地AGND，所述第二NPN晶體管Q2的基極與所述第三電阻R3的上端相連；所述第一電阻R1的上端與所述第六PMOS晶體管PM6的漏極相連，所述第一電阻R1的下端與所述第二電阻R2的上端相連并作為基準電路的輸出端；所述第二電阻R2的下端與所述第三電阻R3的上端相連；所述第一PMOS晶體管PM1的襯底和源極與所述第二PMOS晶體管PM2的襯底和源極都接入電源VDD，所述第一PMOS晶體管PM1的柵極與第二PMOS晶體管PM2的柵極相連并接于第一PMOS晶體管PM1的漏極，所述第二PMOS晶體管PM2的漏極與所述第一NMOS晶體管NM1的柵極相連，所述第一PMOS晶體管PM1的漏極連接偏置電流IBIAS；

所述第一NMOS晶體管NM1的襯底和源極與所述第二NMOS晶體管NM2的襯底和源極都接低電平VSS，所述第二NMOS晶體管NM2的漏極與所述第四PMOS晶體管PM4的柵極相連，所述第四PMOS管PM4的襯底和源極都接電源VDD，所述第四PMOS管PM4的漏極與所述第一NPN晶體管Q1的基極相連。

2.如權利要求1所述帶隙基準電壓源電路，其特征在于，所述第一NPN晶體管Q1的個數為12個，所述第二NPN晶體管Q2個數為1個。