[發明專利]基于RSFF的QCLK生成單元有效
| 申請號： | 201510096494.2 | 申請日： | 2015-03-04 |
| 公開（公告）號： | CN104639114B | 公開（公告）日： | 2017-08-15 |
| 發明（設計）人： | 柳林 | 申請（專利權）人： | 浙江工商大學 |
| 主分類號： | H03K3/02 | 分類號： | H03K3/02 |
| 代理公司： | 暫無信息 | 代理人： | 暫無信息 |
| 地址： | 310012 浙*** | 國省代碼： | 浙江;33 |
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| 摘要： | |||
| 搜索關鍵詞： | 基于 rsff qclk 生成 單元 | ||
1.一種生成四值時鐘QCLK的電路單元，用輸入的二值時鐘CLK及其反信號生成次序為0→1→2→3→2→1→0的四值時鐘QCLK，它包括一個二輸入的與門G1、一個上升沿觸發的RS觸發器FF0、一個下降沿觸發的RS觸發器FF1、標記為P1、P2、P3和P4的四個PMOS管和標記為N1、N2、N3和N4的四個NMOS管；首先，用所述RS觸發器FF0和FF1對二值時鐘CLK進行三分頻，分別得到在CLK上升沿處和下降沿處改變狀態的三分頻輸出信號Q0和Q1，它們的占空比分別為66.7％和33.3％，信號和分別是Q0和Q1的反信號；然后，用所述四個PMOS管和所述四個NMOS管組成生成四值時鐘的MOS管網絡，其電路為所述PMOS管P1的源極和漏極分別與邏輯值3的信號源和所述PMOS管P2的源極相接，所述PMOS管P3的源極和漏極分別與邏輯值2的信號源和所述PMOS管P4的源極相接，所述NMOS管N1的源極和漏極分別與邏輯值1的信號源和所述NMOS管N2的源極相接，所述NMOS管N3的源極和漏極分別與電源地和所述NMOS管N4的源極相接，所述MOS管P2、P4、N2和N4的漏極連接在一起作為四值時鐘QCLK的輸出端；最后，用CLK、Q0和Q1控制所述MOS管網絡生成四值時鐘QCLK；
所述四值時鐘QCLK生成單元，其特征在于：所述RS觸發器FF0的兩個輸入信號R0和S0的表達式為所述RS觸發器FF1的兩個輸入信號R1和S1的表達式為R1＝Q1，所述R0和S0以及R1和S1的表達式在電路上實現為信號Q0和接入與門G1的兩個輸入端，與門G1的輸出信號接入輸入信號R0和S1，輸出信號和Q1分別與輸入信號S0和R1相接；控制所述MOS管網絡的信號具體連接為信號CLK、Q0、Q1、Q0、CLK和Q1分別與所述MOS管P1、P2、P3、P4、N1、N2、N3和N4的柵極相接。
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