[發明專利]基于RSFF的QCLK生成單元

有效

• 申請號: 201510096494.2
• 申請日: 2015-03-04
• 公開（公告）號: CN104639114B
• 公開（公告）日: 2017-08-15
• 發明（設計）人: 柳林
• 申請（專利權）人: 浙江工商大學
• 主分類號: H03K3/02
• 分類號: H03K3/02
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域本發明涉及一種由門電路、兩種觸發邊沿的RS觸發器(RSFF)和MOS管組成的生成四值時鐘(Quaternary Clock，簡稱QCLK)的電路單元。

背景技術由于四值時鐘QCLK有著豐富的信息量，它在一個時鐘周期中有六種跳變沿，其跳變沿的種類和數量都比傳統的二值時鐘的多得多，所以基于四值時鐘的觸發器有著結構簡單和功耗低等特點^[1]。

從現有技術看，文獻[1]提出了基于四值時鐘QCLK的六邊沿觸發器，文獻[2，3]也利用四值時鐘設計了相關的多值觸發器。從相關的研究文獻中可以看出，四值時鐘QCLK在數字電路中已經得到了切實可行的應用并顯示出了其優越性。然而，上述文獻中使用的四值時鐘有一個共同的特點，即被用到的四值時鐘都是用仿真軟件模擬產生，而非由實際的集成電路生成。調查研究發現，目前尚無研究文獻提及生成四值時鐘QCLK的方法以及相關的電路，也即，一個簡單而實用的四值時鐘發生器目前還是個空缺。而時鐘是數字系統中最重要的信號，在時序電路中的作用是控制和協調整個數字系統正常地工作。二值時鐘信號可由石英晶體多諧振蕩器產生，而四值時鐘目前還只能通過仿真軟件模擬產生。這將限制四值時鐘的實際應用，文獻[1-3]中基于四值時鐘的觸發器也將難以得到實用。

為解決這一實際應用中的問題，即目前沒有四值時鐘發生器，本發明利用石英晶體振蕩器或鎖相環等產生的二值時鐘作為輸入信號，應用傳輸電壓開關理論[4，5]等知識從開關級來發明一種生成四值時鐘的電路單元，以求發明的電路簡單、穩定高效和實用，以解決目前沒有集成電路生成四值時鐘QCLK的問題。

參考文獻：

[1]Lang，Y.-F.，Shen，J.-Z..A general structure of all-edges-triggered flip-flop based on multivalued clock，International Journal of Electronics，2013，100，(12)，pp.1637-1645.

[2]夏銀水，吳訓威，多值時鐘與并列式多拍多值觸發器，電子學報，1997，25，(8)，pp.52-54.

[3]Xia Y.S.，Wang L.Y.，Almaini A.E.A.，A Novel Multiple-Valued CMOS Flip-Flop Employing Multiple-Valued Clock，Journal of Computer Science and Technology，2005，20，(2)，pp.237-242.

[4]Wu，X.，Prosser，F..Design of ternary CMOS circuits based on transmission function theory，International Journal ofElectronics，1988，65，(5)，pp.891-905.

[5]Prosser，F.，Wu，X.，Chen，X.CMOS Ternary Flip-Flops & Their Applications.IEE Proceedings on Computer & Digital Techniques，1988，135，(5)，pp.266-272.

發明內容針對目前不能用簡單的集成電路生成四值時鐘的問題，發明的內容就是創造一種能生成文獻[1]中使用的四值時鐘QCLK的電路單元，且發明的四值時鐘QCLK生成電路要結構簡單、工作高效，且其輸入輸出信號要滿足以下四項要求：

1)發明的電路單元有兩個輸入信號：二值時鐘CLK及其反信號它們邏輯值取值為{0，3}且占空比為50％，即高低電平的時間比為1∶1；

2)發明的電路單元有一個輸出信號：四值時鐘QCLK，它的電平邏輯值取值為{0，1，2，3}，在一個時鐘周期內其電平邏輯值的輸出次序為0→1→2→3→2→1→0，每次輸出電平的持續時間相等；

3)輸入的二值時鐘CLK與輸出的四值時鐘QCLK的頻率比為3∶1；

4)四值時鐘QCLK需滿足有關時鐘信號的要求，即應有極高的頻率和幅度穩定度；

附圖說明下面結合附圖和具體實施方式對本發明作進一步詳細說明。

圖1是本發明基于RSFF的QCLK生成單元的線路圖。