[發(fā)明專利]基于TFF的QC產(chǎn)生電路

有效

• 申請(qǐng)?zhí)枺?/td>: 201510096481.5
• 申請(qǐng)日: 2015-03-04
• 公開（公告）號(hào): CN104617921B
• 公開（公告）日: 2017-11-17
• 發(fā)明（設(shè)計(jì)）人: 郎燕峰
• 申請(qǐng)（專利權(quán)）人: 浙江水利水電學(xué)院
• 主分類號(hào): H03K3/02
• 分類號(hào): H03K3/02
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術(shù)領(lǐng)域本發(fā)明涉及一種由兩個(gè)或門、兩種觸發(fā)邊沿的T觸發(fā)器(TFF)和MOS管組成的四值時(shí)鐘(Quaternary Clock，簡(jiǎn)稱QCLK或QC)產(chǎn)生電路。

背景技術(shù)由于四值時(shí)鐘QCLK有著豐富的信息量，它在一個(gè)時(shí)鐘周期中有六種跳變沿，其跳變沿的種類和數(shù)量都比傳統(tǒng)的二值時(shí)鐘的多得多，所以基于四值時(shí)鐘的觸發(fā)器有著結(jié)構(gòu)簡(jiǎn)單和功耗低等特點(diǎn)^[1]。

從現(xiàn)有技術(shù)看，文獻(xiàn)[1]提出了基于四值時(shí)鐘QCLK的六邊沿觸發(fā)器，文獻(xiàn)[2，3]也利用四值時(shí)鐘設(shè)計(jì)了相關(guān)的多值觸發(fā)器。從相關(guān)的研究文獻(xiàn)中可以看出，四值時(shí)鐘QCLK在數(shù)字電路中已經(jīng)得到了切實(shí)可行的應(yīng)用并顯示出了其優(yōu)越性。然而，上述文獻(xiàn)中使用的四值時(shí)鐘有一個(gè)共同的特點(diǎn)，即被用到的四值時(shí)鐘都是用仿真軟件模擬產(chǎn)生，而非由實(shí)際的集成電路生成。調(diào)查研究發(fā)現(xiàn)，目前尚無研究文獻(xiàn)提及生成四值時(shí)鐘QCLK的方法以及相關(guān)的電路，也即，一個(gè)簡(jiǎn)單而實(shí)用的四值時(shí)鐘產(chǎn)生電路目前還是個(gè)空缺。而時(shí)鐘是數(shù)字系統(tǒng)中最重要的信號(hào)，在時(shí)序電路中的作用是控制和協(xié)調(diào)整個(gè)數(shù)字系統(tǒng)正常地工作。二值時(shí)鐘信號(hào)可由石英晶體多諧振蕩器產(chǎn)生，而四值時(shí)鐘目前還只能通過仿真軟件模擬產(chǎn)生。這將限制四值時(shí)鐘的實(shí)際應(yīng)用，文獻(xiàn)[1-3]中基于四值時(shí)鐘的觸發(fā)器也將難以得到實(shí)用。

為解決這一實(shí)際應(yīng)用中的問題，即目前沒有四值時(shí)鐘的產(chǎn)生電路，本發(fā)明利用石英晶體振蕩器或鎖相環(huán)等產(chǎn)生的二值時(shí)鐘作為輸入信號(hào)，應(yīng)用傳輸電壓開關(guān)理論[4，5]等知識(shí)從開關(guān)級(jí)來發(fā)明一種四值時(shí)鐘的產(chǎn)生電路，以求發(fā)明的電路簡(jiǎn)單、穩(wěn)定高效和實(shí)用，以解決目前沒有集成電路可以產(chǎn)生四值時(shí)鐘QCLK的問題。

參考文獻(xiàn)：

[1]Lang，Y.-F.，Shen，J.-Z..A general structure of all-eTges-triggereT flip-flop baseT on multivalueT clock，International Journal of Electronics，2013，100，(12)，pp.1637-1645.

[2]夏銀水，吳訓(xùn)威，多值時(shí)鐘與并列式多拍多值觸發(fā)器，電子學(xué)報(bào)，1997，25，(8)，pp.52-54.

[3]Xia Y.S.，Wang L.Y.，Almaini A.E.A.，A Novel Multiple-ValueT CMOS Flip-Flop Employing Multiple-ValueT Clock，Journal of Computer Science anTTechnology，2005，20，(2)，pp.237-242.

[4]Wu，X.，Prosser，F(xiàn)..Tesign of ternary CMOS circuits baseT on transmission function theory，International Journal of Electronics，1988，65，(5)，pp.891-905.

[5]Prosser，F(xiàn).，Wu，X.，Chen，X.CMOS Ternary Flip-Flops&Their Applications.IEE ProceeTings on Computer&Tigital Techniques，1988，135，(5)，pp.266-272.

發(fā)明內(nèi)容針對(duì)目前不能用簡(jiǎn)單的集成電路產(chǎn)生四值時(shí)鐘的問題，本發(fā)明的內(nèi)容就是創(chuàng)造一種能產(chǎn)生文獻(xiàn)[1]中使用的四值時(shí)鐘QCLK的電路，且發(fā)明的四值時(shí)鐘產(chǎn)生電路要結(jié)構(gòu)簡(jiǎn)單、工作高效，且其輸入輸出信號(hào)要滿足以下四項(xiàng)要求：

1)發(fā)明的電路有兩個(gè)輸入信號(hào)：二值時(shí)鐘CLK及其反信號(hào)它們邏輯值取值為{0，3}且占空比為50％，即高低電平的時(shí)間比為1∶1；

2)發(fā)明的電路有一個(gè)輸出信號(hào)：四值時(shí)鐘QCLK，它的電平邏輯值取值為{0，1，2，3}，在一個(gè)時(shí)鐘周期內(nèi)其電平邏輯值的輸出次序?yàn)?→1→2→3→2→1→0，每次輸出電平的持續(xù)時(shí)間相等；

3)輸入的二值時(shí)鐘CLK與輸出的四值時(shí)鐘QCLK的頻率比為3∶1；

4)四值時(shí)鐘QCLK應(yīng)有極高的頻率和幅度穩(wěn)定度，滿足相關(guān)的時(shí)鐘信號(hào)設(shè)計(jì)要求；

附圖說明下面結(jié)合附圖和具體實(shí)施方式對(duì)本發(fā)明作進(jìn)一步詳細(xì)說明。

圖1是本發(fā)明基于TFF的QC產(chǎn)生電路的線路圖。

圖2是二值時(shí)鐘CLK、信號(hào)Q₀和Q₁的時(shí)序電壓波形示意圖。