[發明專利]半導體結構及其制造方法

有效

• 申請號: 201510096437.4
• 申請日: 2015-03-04
• 公開（公告）號: CN105047627B
• 公開（公告）日: 2018-03-09
• 發明（設計）人: 亞歷克斯·卡爾尼茨基;段孝勤;黃士芬;鄭新立;徐英杰
• 申請（專利權）人: 臺灣積體電路制造股份有限公司
• 主分類號: H01L23/48
• 分類號: H01L23/48;H01L21/768
• 代理公司: 北京德恒律治知識產權代理有限公司11409
• 代理人: 章社杲,李偉

技術領域

本發明涉及集成電路器件，更具體地，涉及半導體結構及其制造方法。

背景技術

半導體工業已經經歷了快速增長。各種電子部件(諸如晶體管、二極管、電阻器、電容器)的密度的改進允許更多部件集成到給定區域內。互連件的數量和長度也隨著電子部件的密度的增大而增大，電路RC延遲和功耗也增大。然而，集成部件的容量本質上是二維(2D)的，其基本位于半導體晶圓的表面上。位于晶圓表面上的部件的密度具有物理限制。為了解決這種限制，可以引入具有堆疊管芯的三維集成電路(3D IC)，3D IC允許較高的速度和密度、較小的尺寸和多功能電子器件。

通過在垂直方向上集成多個管芯，硅通孔(TSV)可以用于諸如堆疊管芯中以連接具有不同功能的管芯，并且器件TSV是完全延伸穿過半導體晶圓襯底的通孔以允許與3D晶圓級封裝兼容的芯片與芯片互連方案或晶圓與晶圓互連方案。TSV填充有導電材料，并且在導電材料的頂部和底部上形成連接焊盤。TSV也用于將信號從管芯的一個表面路由至相對表面，其提供與2D結構相比較短的互連距離。TSV比設計中的其他標準單元大得多，并且因此在更大程度上影響IC性能。因此，不斷尋求TSV的改進。

發明內容

為了解決現有技術中存在的問題，本發明提供了一種半導體結構，包括：晶圓襯底，具有頂面和底面；以及導電柱，通過穿過所述晶圓襯底的所述頂面和所述底面的深溝槽絕緣體限定在所述晶圓襯底中。

在上述半導體結構中，其中，所述導電柱包括摻雜劑。

在上述半導體結構中，其中，所述半導體結構還包括電連接至所述導電柱的接觸通孔。

在上述半導體結構中，其中，所述晶圓襯底是具有外延層的重摻雜晶圓襯底或者輕摻雜晶圓襯底。

在上述半導體結構中，其中，所述半導體結構還包括頂部層間介電層，位于所述晶圓襯底的所述頂面上方；頂部金屬層，位于所述頂部層間介電層上方；以及多個頂部接觸通孔，位于所述頂部層間介電層中并且與所述頂部金屬層接觸，其中，所述頂部金屬層和所述頂部接觸通孔電連接至所述導電柱。

在上述半導體結構中，其中，所述半導體結構還包括頂部層間介電層，位于所述晶圓襯底的所述頂面上方；頂部金屬層，位于所述頂部層間介電層上方；以及多個頂部接觸通孔，位于所述頂部層間介電層中并且與所述頂部金屬層接觸，其中，所述頂部金屬層和所述頂部接觸通孔電連接至所述導電柱，其中，所述半導體結構還包括：底部層間介電層，位于所述晶圓襯底的所述底面上方；底部金屬層，位于所述底部層間介電層上方；以及多個底部接觸通孔，位于所述底部層間介電層中并且與所述底部金屬層接觸，其中，所述底部金屬層和所述底部接觸通孔電連接至所述導電柱。

在上述半導體結構中，其中，所述半導體結構還包括多個半導體器件，位于所述晶圓襯底的所述頂面上。

在上述半導體結構中，其中，所述導電柱包括摻雜劑，其中，所述半導體結構還包括位于所述晶圓襯底中的所述深溝槽絕緣體周圍的摻雜區，其中，所述摻雜區包括所述摻雜劑。

在上述半導體結構中，其中，穿過所述晶圓襯底的所述頂面和所述底面的所述深溝槽絕緣體具有圓環、三角環、矩形環或多邊環的圖案。

在上述半導體結構中，其中，所述深溝槽絕緣體包括：中間填充材料；以及絕緣層，圍繞所述填充材料并且與所述晶圓襯底和所述導電柱接觸。

根據本發明的另一方面，提供了一種制造半導體結構的方法，包括：從晶圓襯底的頂面形成深溝槽以在所述晶圓襯底中限定導電區；用摻雜劑摻雜所述導電區；用絕緣材料填充所述深溝槽以形成深溝槽絕緣體；以及從所述晶圓襯底的底面減薄所述晶圓襯底以暴露所述深溝槽絕緣體并且隔離所述導電區，從而形成導電柱。

在上述方法中，其中，所述方法還包括：用選自由磷、砷、硼、鋁、鎵和它們的組合組成的組中的所述摻雜劑摻雜所述導電區。

在上述方法中，其中，在形成所述深溝槽絕緣體之后，還包括：在所述晶圓襯底的所述頂面上形成多個半導體器件。

在上述方法中，其中，所述方法還包括：在所述晶圓襯底的所述頂面上方沉積頂部層間介電層；以及在所述頂部層間介電層中形成多個頂部接觸通孔，并且在所述頂部層間介電層上方形成頂部金屬層，其中，所述頂部接觸通孔和所述頂部金屬層電連接至所述導電柱。