[發明專利]半導體器件

在審

• 申請號: 201510095254.0
• 申請日: 2015-03-03
• 公開（公告）號: CN104900700A
• 公開（公告）日: 2015-09-09
• 發明（設計）人: 片岡肇;城本龍也;新田哲也
• 申請（專利權）人: 瑞薩電子株式會社
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/06
• 代理公司: 中原信達知識產權代理有限責任公司 11219
• 代理人: 李蘭;孫志湧

1.一種半導體器件，包括：

半導體襯底；

形成在半導體襯底的表面層部分中同時彼此分離的具有第一導電類型的用于源極的第一半導體區以及具有所述第一導電類型的用于漏極的第二半導體區；

經由柵絕緣膜形成在所述第一半導體區和所述第二半導體區之間的所述半導體襯底的主表面上方的柵電極；以及

在所述柵電極下方的溝道形成區和所述第二半導體區之間的所述半導體襯底的主表面中形成的LOCOS氧化膜以及STI絕緣膜，

其中，在所述LOCOS氧化膜和所述STI絕緣膜中，所述LOCOS氧化膜位于所述溝道形成區側并且所述STI絕緣膜位于所述第二半導體區側。

2.根據權利要求1所述的半導體器件，

其中，所述柵電極的一部分處于所述LOCOS氧化膜上方。

3.根據權利要求1所述的半導體器件，

還包括具有所述第一導電類型并且形成在所述溝道形成區和所述第二半導體區之間的所述半導體襯底中的第三半導體區，

其中，所述第三半導體區具有比所述第二半導體區的雜質濃度低的雜質濃度，并且

其中，所述第三半導體區在所述LOCOS氧化膜以及所述STI絕緣膜下方延伸。

4.根據權利要求3所述的半導體器件，

其中，所述第三半導體區具有第四半導體區以及第五半導體區，所述第四半導體區具有所述第一導電類型，并且所述第五半導體區具有所述第一導電類型，

其中，所述第四半導體區具有比所述第二半導體區的雜質濃度低的雜質濃度，

其中，所述第五半導體區具有比所述第四半導體區的雜質濃度低的雜質濃度，

其中，所述第五半導體區存在于所述溝道形成區側，并且

其中，所述第二半導體區以及所述第五半導體區在所述第二半導體區以及所述第五半導體區之間具有所述第四半導體區。

5.根據權利要求1所述的半導體器件，

還包括形成在所述半導體襯底中并且具有與所述第一導電類型相反的第二導電類型的第六半導體區，

其中，所述第一半導體區形成在所述第六半導體區中，并且

其中，所述柵電極的一部分經由所述柵絕緣膜在所述第六半導體區上方延伸。

6.根據權利要求5所述的半導體器件，

還包括形成在所述半導體襯底的所述第六半導體區中并且具有所述第二導電類型的第七半導體區，

其中，所述第七半導體區具有比所述第六半導體區的雜質濃度高的的雜質濃度，并且

其中，所述第一半導體區以及所述第七半導體區被供給相同的電位。

7.根據權利要求1所述的半導體器件，

還包括：

形成在所述半導體襯底上方以便覆蓋所述柵電極的層間絕緣膜；

形成在所述第二半導體區上方的所述層間絕緣膜中的第一接觸孔；以及

埋入所述第一接觸孔中并且電耦合至所述第二半導體區的導電的第一插塞。

8.根據權利要求7所述的半導體器件，

還包括：

形成在所述第一半導體區上方的所述層間絕緣膜中的第二接觸孔；以及

埋入所述第二接觸孔中并且電耦合至所述第一半導體區的導電的第二插塞。

9.根據權利要求1所述的半導體器件，能夠滿足下述公式：

D2/D1≤1.5

其中，D1表示所述LOCOS氧化膜的深度，并且D2表示所述STI絕緣膜的深度。

10.根據權利要求1所述的半導體器件，

其中，所述柵電極處于在所述溝道形成區和所述第二半導體區之間設置的所述LOCOS氧化膜上方，而不處于在所述溝道形成區和所述第二半導體區之間設置的所述STI絕緣膜上方。

11.根據權利要求10所述的半導體器件，

其中，所述柵電極的端部與設置在所述溝道形成區和所述第二半導體區之間的所述STI絕緣膜分離0.3μm或更多。