[發明專利]用于實現動態無序處理器流水線的方法和裝置

有效

• 申請號: 201510091809.4
• 申請日: 2015-02-28
• 公開（公告）號: CN104951281B
• 公開（公告）日: 2018-08-24
• 發明（設計）人: D·M·卡提科夫;N·尼爾拉坎塔姆;J·H·凱爾姆;P·謝卡拉科斯
• 申請（專利權）人: 英特爾公司
• 主分類號: G06F9/38
• 分類號: G06F9/38
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 何焜

1.一種裝置，包括：

指令取出單元，所述指令取出單元用于按照程序順序從存儲器中取出超長指令字VLIW，所述超長指令字VLIW中的每一個包括多個精簡指令集計算RISC指令字節，所述字節按照去除所述字節之間的數據流依賴關系和假輸出依賴關系的順序被集中到所述超長指令字VLIW中；

解碼單元，所述解碼單元用于按照程序順序解碼所述超長指令字VLIW，并且并行地輸出每個經解碼的超長指令字VLIW中的所述字節；

無序執行引擎，所述無序執行引擎用于并行于所述字節中的其他字節執行所述字節中的至少一些，其中，以不同于從所述解碼單元接收到所述字節的順序來執行所述字節中的至少一些，所述無序執行引擎具有在執行操作時不檢查所述字節之間的數據流依賴關系和假輸出依賴關系的一個或多個處理級；以及

轉換器，所述轉換器用于將程序代碼從高級編程語言或公共指令集架構ISA格式轉換成包括超長指令字VLIW和字節的私有ISA格式。

2.如權利要求1所述的裝置，其特征在于，所述無序執行引擎包括寄存器重命名邏輯，所述寄存器重命名邏輯用于實現不使用多路復用器和/或邏輯寄存器操作數比較器而讀取邏輯寄存器操作數的讀取階段。

3.如權利要求2所述的裝置，其特征在于，所述無序執行引擎進一步包括調度器設置邏輯，所述調度器設置邏輯用于在調度供功能單元執行的所述字節之前，評價所述字節之間的依賴關系，所述調度器設置邏輯并行于所述寄存器重命名邏輯的所述讀取階段被執行。

4.如權利要求3所述的裝置，其特征在于，所述調度器設置邏輯用于進一步并行于取消設置邏輯來操作每個字節，所述取消設置邏輯可由所述無序執行引擎用于取消某些經分派字節的效果。

5.如權利要求1所述的裝置，其特征在于，所述轉換器包括優化編譯器或二進制轉換器，所述優化編譯器或二進制轉換器包括動態二進制轉換器。

6.如權利要求5所述的裝置，其特征在于，所述轉換器在將程序代碼從高級編程語言或公共指令集架構ISA格式轉換為所述私有ISA格式時，解析所述數據流依賴關系和所述假輸出依賴關系，使得從存儲器中有序地取出的超長指令字VLIW中的每一個之內所包含的所述字節不具有所述數據流依賴關系和所述假輸出依賴關系。

7.如權利要求6所述的裝置，其特征在于，所述數據流依賴關系包括寫入后讀取“R-A-W”依賴關系，所述假輸出依賴關系包括寫入后寫入“W-A-W”依賴關系。

8.如權利要求7所述的裝置，其特征在于，所述轉換器允許超長指令字VLIW之內的假的反數據流依賴關系。

9.如權利要求8所述的裝置，其特征在于，所述假的反數據流依賴關系包括讀取后寫入“W-A-R”依賴關系。

10.如權利要求1所述的裝置，其特征在于，所述字節是多種類型的，所述多種類型包括一個或多個控制字節、一個或多個浮點向量字節、一個或多個存儲器字節和/或一個或多個整型ALU字節中的任意組合，其中，每個字節可由對應類型的RISC指令來表示。

11.如權利要求10所述的裝置，其特征在于，所述字節類型由字節在超長指令字VLIW中被允許的相對位置來定義。

12.如權利要求1所述的裝置，其特征在于，所述無序執行引擎包括用于執行字節的非推測性早分派的分派邏輯。

13.如權利要求1所述的裝置，其特征在于，所述無序執行引擎是經完全分區的，所述無序執行引擎包括具有N個分區的寄存器重命名/分配單元和具有N個分區的調度器單元。

14.如權利要求13所述的裝置，其特征在于，所述寄存器重命名/分配單元的分區和所述調度器單元的分區在物理上被布置成用于處理某些類型的指令。